1. analog cmos tümdevre tekniği
advertisement
1. ANALOG CMOS TÜMDEVRE TEKNİĞİ 1.1. Giriş, Analog tümdevrelerde CMOS teknolojisinin yeri Ortaya çıktığı ilk yıllarda daha çok sayısal sistemlerin gerçekleştirilmesinde yararlanılan CMOS teknolojisi, günümüzde, analog tümdevre yapı bloklarının oluşturulmasında gittikçe yaygınlaşarak kullanılmakta, literatürde sürekli olarak bu alanda yapılan yeni çalışmaları ve geliştirilen yeni devre bloklarını yansıtan yazılarla karşılaşılmaktadır. Bunun başlıca nedeni, gün geçtikçe analog ve sayısal sistemlerin içiçe girmesidir. Teknolojinin gelişmesiyle gittikçe küçülen eleman boyutları, CMOS teknolojisinin yüksek yoğunluklu karmaşık karma işaret işleme sitemlerinin tümleştirilmesinin yolu olarak önem kazanmasının başlıca nedeni olmuştur. İşaret işleme uygulamalarının frekans bölgesine dağılımı Şekil-1.1 de görülmektedir. Yine bu uygulamaların hangi teknolojilerle gerçekleştirildikleri de Şekil-1.2’de gösterilmiştir. İşaretlerin işlenmesinde sayısal sistemlerin üstünlüğünün tartışılmaz olmasına karşılık, gerçek dünya analogdur. Bu da analog sistemleri ve analog yapı bloklarını vazgeçilmez kılan en önemli etkendir. Analog yapı blokları ve sistemler, sayısal dünya ile gerçek dünya arasında bir köprü oluştururlar. Çoğunlukla, işaretin analogdan sayısala çevrilmesi yahut bunun tersinin gerçekleştirilmesi için gerekli olan presizyonlu kuvvetlendirme, süzme, örnekleme ve tutma, gerilim karşılaştırma, presizyonlu ikili kod ağırlıklı gerilim ve akım üretme vb. analog fonksiyonların gerçekleştirilmesine gereksinme duyulmaktadır. Alt sistemlerin eski teknolojide olduğu gibi, ayrı ayrı bipolar analog ve MOS sayısal bölümlere ayrılması ise, birçok durumda kılıflama maliyeti, baskılı devre üzerinde kaplanan yer gibi nedenlerle, istenen bir özellik olmamaktadır. Bunun yanı sıra, aynı işlevleri yerine getiren bloklar için MOS teknolojisi ile gerçekleştirilmede bipolar tranzistorlara göre çok daha az yonga alanı kullanılmaktadır. Günümüzde, teknolojinin gelişmesine paralel olarak MOS tranzistorların boyutları da küçülmüş, bu da belli bir yonga alanına çok daha fazla eleman, dolayısıyla çok daha fazla sayıda devre bloku sığdırılmasını sağlamıştır. 0.35µm, 0.25µm, 65nm gibi CMOS teknolojileri standart teknolojiler haline gelmişlerdir ve yaygın olarak kullanılmaktadır. Özellikle, sayısal sistemlerin tasarımında 65nm CMOS teknolojisi yüksek yoğunlukta 1.2 tümleştirme sağlamaktadır. 65nm boyutundan daha küçük boyutlu teknolojilerin geliştirilmesi ve kullanılması yönündeki çalışmalar da hızla sürdürülmektedir. Şekil-1.1. İşaret işleme uygulamalarında kullanılan frekans bölgeleri Şekil-1.2. Günümüz teknolojileriyle işlenebilen frekans bölgeleri 1.3 CMOS teknolojisiyle gerçekleştirilen bloklarının gittikçe yaygınlaştığı diğer bir alan da Radyo Frekansı (RF) uygulamalarıdır. Bu alanda gerçekleştirilen çalışmalar ve yeni uygulamalar artarak ve gittikçe yaygınlaşarak literatürde yer almaktadır. Bipolar teknolojisi ile karşılaştırıldığında, MOS teknolojisinin analog fonksiyonların gerçekleştirilmesi açısından yararlı yanları olduğu kadar yetmez kalan özellikleri bulunduğu söylenebilir. MOS teknolojisinin bipolar tranzistorlara göre önemli sayılabilecek sakıncaları şöyle özetlenebilir : 1. Aynı kolektör akımı için bipolar tranzistorların gm geçiş iletkenliği MOS tranzistorlara göre kıyaslanamayacak kadar yüksektir. 2. Geçiş iletkenliğinden ileri gelen bu sakıncayı gidermek üzere, kazanç katlarında büyük değerli dirençler kullanılabilir. Ancak, MOS teknolojisi ile büyük değerli dirençler elde etmek oldukça güçtür. Bu dirençleri elde etmek için kullanılan kırmık alanı da o kadar fazla olmaya başlar ki, bunların kullanılması pratik olmaktan çıkar. Bu yüzden, MOS tranzistorlarla çalışılırken büyük kazanç değerleri elde etmek üzere aktif elemanlardan yararlanma zorunluluğu bulunmaktadır. 3. MOS tranzistorların frekans cevabı bipolar tranzistorlarınkine göre daha kötüdür. 4. İmalat sırasında meydana gelen eşleştirme sorunu yüzünden, işlemsel kuvvetlendiricilerin giriş dengesizlik gerilimi daha fazladır. 5. 1/f gürültüsü daha yüksek olmaktadır. Bütün bu sakıncalara rağmen, günümüzde CMOS teknolojisi ile gerçekleştirilen analog devreler gittikçe yaygınlaşmaktadır. Bunun nedeni, daha önce de belirtildiği gibi, analog ve sayısal sistemlerin gün geçtikçe içiçe girmesidir. Sayısal sistemlerde CMOS teknolojisinin kullanılması, analog sistemlerde de aynı teknolojinin kullanılabilir olması, ekonomik açıdan büyük yararlar sağlamaktadır. Bunun yanısıra, yüksek giriş direnci, çekilen akımın düşük olması gibi nedenler de CMOS yapıların sağladıkları temel üstünlükler arasında sayılabilir. 1.4 1.2. MOS tranzistoru karakterize eden temel bağıntılar Analog tümdevrelerin analizinde kullanılacak temel bağıntılara kısaca değinmekte yarar vardır. MOS tranzistorun elektriksel özellikleri aşağıdaki bağıntılarla verilmektedir: Doymalı bölgede VGS -VT ≤ VDS için ID = 1W 2 μ . COX [VGS − VT ] [1 + λ.VDS ] 2 L (1.1) Doymasız bölgede VGS -VT ≥ VDS için ID = 1W μ . COX [ 2.(VGS − VT ).VDS − VDS 2 ][1 + λ.VDS ] 2 L (1.2) Bu bağıntılarda yer alan λ büyüklüğü, kanal boyu modülasyonu parametresi olarak isimlendirilir. λ büyüklüğü, BJT’deki Early olayını modelleyen Early gerilimine benzer biçimde tanımlanan bir büyüklüktür. Bu açıdan bakıldığında, MOS tranzistor için bir Early gerilimi tanımlanması halinde kanal boyu modülasyonu parametresinin λ=1/VA biçiminde ifade edilebileceği açıktır. Bu parametrenin geometrik tanımı Şekil-1.3’ de görülmektedir . Şekil-1.3. Bir NMOS tranzistorun çıkış özeğrileri üzerinde λ kanal boyu modülasyonu parametresinin geometrik tanımı. 1.5 Gövde-Etkisi MOS tranzistorlarda etkili olan diğer bir özellik de gövde etkisidir. Bir NMOS da kaynak ile savak arasındaki n tipi kanal ile p tipi katkılı gövde bir pn jonksiyonu gibi düşünülebilir. Kaynak-gövde ve savak-gövde jonksiyonlarından hiçbirinin iletim yönünde kutuplanmaması için, gövde ucu en düşük potansiyele bağlanmalıdır. Dolayısıyla, kanal ve gövde arasındaki jonksiyon tıkama yönünde kutuplanmış olur. Tıkama yönünde kutuplanmış bir jonksiyonun iki yanında oluşan fakirleşmiş bölge artan tıkama yönü gerilimiyle genişler. Buna göre, sabit geçit gerilimi altında akan ID akımı, gövde potansiyelinin değiştirilmesiyle kontrol edilebilir. Bu olay, JFET lerde savak akımının geçit gerilimiyle kontrol edilmesine benzemekle birlikte, MOS tranzistorlar için istenmeyen bir durumdur. Zira, gövde etkisi ID akımını azaltacak yönde etki etmektedir. Akımdaki bu azalmayı dengelemek üzere, geçit gerilimini arttırmak gerekir. Bu açıdan bakıldığında, gövde etkisinin VT eşik gerilimini arttırdığı söylenebilir. Eşik gerilimindeki bu artma, VSB kaynak-gövde gerilimi ve C de değeri 0.5 ile 2 arasında değişen, gövde katkılama oranına bağlı bir sabit olmak üzere ΔVT = C VSB (1.3) bağıntısı ile verilmektedir. Gövde etkisinin MOS tranzistorun eşik gerilimine etkisi [ VT = VT 0 + γ − VBS + 2φF − 2φF ] (1.4) bağıntısıyla verilir. Bu bağıntıda γ büyüklüğü gövde etkisi faktörü, VT0 büyüklüğü VBS = 0 ikenki eşik gerilimi, φF de Fermi potansiyelidir. MOS küçük işaret modeli MOS tranzistorun küçük işaret modeli Şekil-1.4’de görülmektedir. Analog uygulamalarda MOS tranzistorlar hemen hemen sadece doyma kullanıldıklarından, verilen model doyma bölgesi için geçerlidir. Modeldeki gm geçiş iletkenliği (1.1) bağıntısından türev alınarak bulunabilir. Böylece g m = μ . COX W ( V − VT ) L GS (1.5) yahut g m = 2 μ . COX W I L D (1.6) 1.6 Şekil-1.4. MOS tranzistorun küçük işaret modeli gm = 2I D VGS − VT (1.7) olur. Bu bağıntılardan yararlanılarak MOS ile bipolar tranzistorlar karşılaştırılabilir. Bipolar tranzistorlarda kolektör akımı belli olduktan sonra gm = IC (1.8) ⎛⎜ kT ⎞⎟ ⎝ q⎠ bağıntısıyla mutlak olarak belirlenmiş olur. MOS tranzistorlarda ise eğim ID doyma bölgesi savak akımı dışında tranzistorun geometrisine, yani (W/L) oranına da bağlı olmaktadır. gmb iletkenliği gövde etkisini gösteren bir büyüklüktür ve gövde etkisi VBS gerilimi ile arttığından, ∂ID /∂VBS şeklinde ifade edilir. Bu türev alındığında λb = γ 2 [− VBS + 2φ F ] (1.9) olmak üzere g mb = λb . g m bağıntısı elde edilir. (1.10) 1.7 Devre hesaplarında λb katsayısından çok αb = 1 1 + λb (1.11) bağıntısıyla tanımlanan gövde etkisi faktörü kullanılmaktadır. Bağıntının çıkartılışına daha sonra değinilecektir. rds (yahut ro ) çıkış direnci kanal boyu modülasyonundan ileri gelmekte ve rds = ∂V DS 1 = ∂I D V = sabit λ . I D GS (1.12) bağıntısıyla verilmektedir. rds direncinin değeri megaohmlardan birkaç kiloohm mertebesine kadar değişebilir. Cgs geçitten kaynağa ve kanalın kısılmamış kısmına ilişkin kapasitedir. Bu kapasitenin değeri birim yüzey kapasitesi COX ile geçit oksidi ile kaynak ve kanal arasında kalan alanın çarpıma bağlıdır ve 2 C gs = WLCOX 3 (1.13) bağıntısıyla tanımlanır. Bu bileşenin yanısıra, Cgs kapasitesinin geçitin kaynak bölgesine ilişkin bindirme kapasitesi nedeniyle sabit değerli bir parazitik bileşeni daha bulunmaktadır. Bu bileşenin de (1.13) bağıntısıyla verilen bileşene eklenmesi gerekir. Cgd büyüklüğü, geçit ile savak arasında kalan bölgeden ileri gelen kapasitedir. Diğer kapasiteler için de benzer düşünceler ileri sürülebilir. Doyma bölgesinde çalışmada bu kapasite geçitin savak bölgesine ilişkin bindirme kapasitesinden oluşur ve çok küçük değerlidir. Ancak, kuvvetlendirici devrelerinde Miller etkisi nedeniyle bu küçük değerli Cgd kapasitesi en önemli kapasite olmaktadır. Eşdeğer devrede yer alan Csb ve Cdb kapasiteleri, savak ve kaynak bölgeleri ile taban arasındaki tıkama yönünde kutuplanmış jonksiyonlara ilişkin kapasitelerdir. Bu jonksiyon kapasiteleri Csb = Csbo 1/ 2 ⎛ VSB ⎞ ⎜⎜1 + ⎟ φ0 ⎟⎠ ⎝ (1.14) 1.8 Cdb = Cdbo (1.15) 1/ 2 ⎛ VDB ⎞ ⎜⎜1 + ⎟⎟ φ 0 ⎠ ⎝ şeklinde tanımlanmışlardır. Bu bağıntılarda Csbo ve Cdbo büyüklükleri ilgili jonksiyonlara ilişkin sıfır kutuplama kapasiteleri, VSB kaynak taban gerilimi, VDB savak taban gerilimi, φ0 büyüklüğü de jonksiyonlara ilişkin potansiyel seddidir. Geçit ve taban arasında yer alan Cgb kapasitesi geçit malzemesi ile tabanın aktif eleman bölgesi dışında kalan kısmı arasında oluşan parazitik oksit kapasitesidir. KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] H. Kuntman, Analog tümdevre tasarımı, Birsen Yayınları, İstanbul, 1998. P.R. Gray, P. J. Hurst, S. H. Lewis, R.G. Meyer, Analysis and design of analog integrated circuits, John Wiley, 2001. W. Sansen, Analog Design Essentials, Springer, 2006. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Oxford University Press, New York, 2002. B. Rezavi, Design of Analog CMOS Integrated Circuits, Mc Graw Hill, 2001. M. Steyaert, A. H.M. van Roermund, J. H. Huijsing, Analog Circuit Design RF Circuits: Wide band, Front-Ends, DAC's,Design Methodology and Verification for RF and Mixed-Signal Systems, Low Power and Low Voltage, Springer, 2006 F. Riedel, MOS Analogtechnik, Oldenburg Verlag, Wien, 1988. P. Antognetti, G. Massobrio, Semiconductor device modeling with SPICE, Mc Graw Hill, 1988. A.B. Grebene, Bipolar and MOS analog integrated circuit design, John Wiley, 1984. R. Gregorian, G.C. Temes, Analog MOS integrated circuits for signal processing, John Wiley, 1986. 2. TEMEL YAPITAŞLARI Bu bölümde temel NMOS ve CMOS yapıblokları olan akım kaynakları, gerilim referansları, temel kazanç katları genel özellikleri açısından ele alınacaktır. 2.1. Diyot bağlı NMOS tranzistor D savak ID + VDS + - VGS S kaynak Şekil-2.1. Diyot bağlı NMOS tranzistor. Bipolar tranzistorlardaki diyot bağlamaya benzer bir yapı MOS tranzistorlarda da kullanılmaktadır.Yapı Şekil-2.1’de görülmektedir. Bu yapıda VGS = VDS yapılmıştır. Tranzistor iletimdeyken daima doymadadır.Zira, daima VGS = VDS olmakta, bu nedenle VDS ≥ VDS - VT = VGS - VT şartı sağlanmaktadır. VGS = VT olana kadar tranzistor akım iletmez. VGS ≥ VT olunca iletim başlar. Yapının akım-gerilim karakteristiği Şekil-2.2’de verilmiştir. Tranzistor doymada çalıştığından, akım-gerilim bağıntısı ID = β β [VGS − VT ]2 = 2 [V DS − VT ]2 2 şeklindedir.Yapının dinamik direnci (2.1) 2.2 ro = 1 = gm µ . COX 1 1 = W (V − VT ) β (VGS − VT ) L GS (2.2) bağıntısıyla hesaplanabilir. Görülebileceği gibi, dinamik direnç (W/L) ile ters orantılıdır. Yapının geniş bir uygulama alanı bulunmaktadır. Bunlardan biri olan gerilim bölücü Şekil-2.3’de gösterilmiştir. Yapıda, her bir tranzistor bir direnç gibi kullanılmaktadır. Bunun yanısıra, diyot bağlı tranzistor, kutuplama elemanı ve aktif yük olarak da uygulama alanı bulmaktadır. Şekil-2.2. Diyot bağlı NMOS tranzistorun akım-gerilim karakteristiği. +VDD T3 V2 T2 V1 T1 Şekil-2.3. Diyotlu gerilim bölücü. 2.3 2.2. NMOS akım aynaları Basit akım aynası, Wilson akım aynası, kaskod akım aynası gibi bipolar tekniğinden bilinen yapılar MOS tekniğine de uygulanabilmektedir. Basit akım aynası Iref IO T1 + T2 IO Iref T1 + T2 VBE - VGS - (a) (b) Şekil-2.4. NMOS basit akım aynası ve bipolar tekniğindeki karşılığı. Basit akım aynası devresi Şekil-2.4’de verilmiştir. Devrenin karşı düştüğü bipolar tranzistorlu akım kaynağı yapısı da yine şekilde gösterilmiştir. Tranzistorların doymada çalıştıkları varsayımı ile akım-gerilim bağıntıları yazılırsa I ref = IO = µ . COX ⎛ W ⎞ 2 ⎜ ⎟ [VGS − VT ] ⎝ L ⎠1 µ . COX ⎛ W ⎞ 2 ⎜ ⎟ [VGS − VT ] ⎝ L ⎠2 2 2 (2.3) (2.4) Tranzistorların aynı prosesle oluşturuldukları ve geometri dışında eş özellik gösterdikleri göz önüne alınacak olursa, iki koldaki akımların oranı 2.4 ( W / L) 2 IO = ( W / L) 1 I ref (2.5) şeklindedir ve tam olarak 1 yapılabilir. Bipolar tranzistorlu düzenlerde bu oran, tranzistorlar eş olsa bile, baz akımları nedeniyle IO = I ref 1 1+ 2 βF <1 bağıntısıyla tanımlanır. Basit akım aynasının çıkış direnci RO = 1 λ. I O (2.6) olur. Wilson akım kaynağı Iref IO Iref IO T1 T3 T2 T1 T3 (a) T2 (b) Şekil-2.5. Wilson akım kaynağı NMOS tranzistorlarla gerçekleştirilen Wilson akım kaynağı devresi, eşdeğer bipolar yapı ile birlikte Şekil-2.5’de görülmektedir. Bu yapıda da akım yansıtma oranı ( W / L) 2 IO = ( W / L) 3 I ref (2.7) 2.5 şeklindedir. Tranzistorların tümüyle eş olmaları halinde I O = I ref (2.8) olur. Eşdeğer bipolar yapıda ise akımların ilişkisi ⎛ β 2 + 2β ⎞ F F ⎟ I O = I ref . ⎜ ⎜ ⎟ 2 ⎝ β F + 2β F + 2 ⎠ şeklindedir; başka bir deyişle, yansıtma oranı birden küçüktür. Her iki yapıda da T3 tranzistoru üzerinden sağlanan geribesleme, devrenin çıkış direncini yükseltmektedir. Küçük işaret eşdeğer devresi kullanılarak RO çıkış direnci hesaplanırsa RO = rO1 g m3 rO 3 (2.9) bağıntısı elde edilir. rO1 büyüklüğü T1 tranzistorunun, rO3 de T3 tranzistorunun çıkış direnci, gm3 büyüklüğü ise T3’ ün eğimi olmaktadır. gm .ro çarpanı 50-100 mertebesindedir. İyileştirilmiş Wilson akım kaynağı Iref IO T4 T1 T3 T2 Şekil-2.6. İyileştirilmiş Wilson akım kaynağı. MOS Wilson akım kaynağı yapılarında MOS tranzistorların eşik gerilimlerinin büyük olması durumunda, T3 tranzistorunun savak-kaynak gerilimi, T2 tranzistorunun savak-kaynak geriliminden 1V yahut daha fazla 2.6 miktarda yüksek olur; bu da elemanların sonlu çıkış direnci (kanal boyu modülasyonu etkisi) nedeniyle savak akımı dengesizliğine yol açar. Bu nedenle, yapıdaki gerilimleri eşitlemek amacıyla ek bir tranzistor, T4 tranzistoru kullanılır. İyileştirilmiş Wilson akım kaynağı Şekil-2.6’da verilmiştir. Devreden kolayca izlenebileceği gibi, T2 ve T3 tranzistorlarının VDS gerilimleri, T4 tranzistoru yardımıyla eşitlenmektedir. Kaskod akım aynası Yüksek çıkış dirençli akım kaynaklarına sıkça gereksinme duyulur. Bunun temel nedenlerinden biri, aktif yüklü kuvvetlendiricilerde yüksek değerli gerilim kazancı elde edilmesi yönündeki istektir. Bu amaçla, bipolar tekniğindekine benzer şekilde kaskod akım kaynağı gerçekleştirilir. Yapı Şekil2.7’de verilmiştir. Bu yapıda T2 tranzistoru T1 tranzistorunu çıkış ucundaki gerilim değişimlerinden yalıtmaktadır. Şekil-2.8’de verilen küçük işaret eşdeğer devresi kullanılarak çıkış direnci hesaplanırsa RO = rO 2 (1 + g m2 rO1 ) (2.10) Iref IO T4 T2 T3 T1 Şekil-2.7. Kaskod akım aynası. 2.7 gmb2.vbs2 gm2.vgs2 T2 + ro2 + vx - vgs2 ix ix vx - T1 ro1 Şekil-2.8. Kaskod devrenin çıkış direncinin hesaplanması elde edilir. Diğer bir deyişle, tranzistorun çıkış direnci 1+gm.rO çarpanı ile çarpılarak çıkışa yansımaktadır. Gerçekte, çıkış direncini hesaplarken gövde etkisini de dikkate almak gerekir; zira, T2 tranzistorunun kaynak ucu toprak potansiyelinde değildir. Bunun için Şekil-2.8’deki eşdeğer devreden hareket edilirse RO = rO 2 [1 + ( g m2 + g mb 2 )rO1 ] + rO1 (2.11) olur. Bu sonuçta ilginç olan, gövde etkisinin de çıkış direncini arttıracak yönde etki etmesidir. MOS tekniğinde istenilen değerdeki yüksek empedans, çok sayıda kaskod katın üst üste yerleştirilmesi ile elde edilebilir. Örnek bir yapı Şekil2.9’da görülmektedir. Bu yapılarda her bir kaskod çıkış direncini 1+gmro kadar yükseltmektedir. Bipolar tekniğinde ise, baz akımlarının etkisi nedeniyle, bu mümkün değildir. T6 T3 T5 T2 T4 T1 Şekil-2.9. Üç katlı kaskod akım kaynağı. 2.8 MOS akım kaynaklarında tranzistor dengesizliklerinin etkisi ID1 + VGS - T1 ID2 T2 Şekil-2.10. MOS akım aynalarında dengesizlik. İmalat toleransları nedeniyle, birbirinin eşi olan iki tranzistoru gerçekleştirmenin mümkün olamayacağı, tranzistorlar arasındaki farklılıklar nedeniyle akım kaynaklarının performansının olumsuz yönde etkileneceği açıktır. Şekil-2.10’daki gibi bir çoğaltmalı akım kaynağının tranzistorlarının (W/L) oranları ve VT eşik gerilimleri arasında dengesizlik bulunduğu varsayılsın. Bu durumda, aynı kutuplama gerilimi yardımıyla kutuplanan tranzistorların savak akımları I D1 = µ. COX ⎛ W ⎞ 2 ⎜ ⎟ [VGS − VT1 ] ⎠ ⎝ L 1 2 (2.12) I D2 = µ. COX ⎛ W ⎞ 2 ⎜ ⎟ [VGS − VT 2 ] ⎝ L⎠2 2 (2.13) olur. I D1 + I D 2 2 ∆I D = I D1 − I D 2 ID = W = L ∆ ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ +⎜ ⎟ ⎝ L ⎠1 ⎝ L ⎠ 2 2 W ⎛W ⎞ ⎛W ⎞ = ⎜ ⎟ −⎜ ⎟ L ⎝ L ⎠1 ⎝ L ⎠ 2 (2.14) 2.9 VT 1 + VT 2 2 ∆VT = VT 1 − VT 2 VT = şeklinde ortalama ve fark büyüklükler tanımlansın. Bunların akım-gerilim bağıntılarında yerlerine konması halinde, yüksek dereceden terimler ihmal edilirse, dengesizlikler nedeniyle akımın nominal değerinde ortaya çıkacak bağıl hata W ∆I D ∆ L ∆VT = −2 W ID VGS − VT L (2.15) olur. Bağıntıdan görülebileceği gibi, akım dengesizliğinin iki bileşeni bulunmaktadır. Bunlardan birincisi geometriye bağlıdır ve kutuplamadan bağımsızdır. İkinci bileşen ise eşik dengesizliğinden kaynaklanmaktadır ve kutuplamaya bağlıdır, diğer bir deyişle VGS-VT azaldıkça artmaktadır. 2.3. Kuvvetlendirici Yapıları Bu bölümde, NMOS ve CMOS aktif yüklü kuvvetlendirici yapıları ele alınacaktır. İlk başta, sadece kanal oluşturmalı NMOS yapılar incelenecek, daha sonra kanal oluşturmalı ve kanal ayarlamalı tranzistorların birlikte kullanıldıkları yapılara yer verilecek, en sonda ise CMOS yapılara değinilecektir. Aktif yüklü savak çıkışlı kuvvetlendirici yapısı g mb2.vbs2 ro2 g m2.vgs2 1 s2, d1 +VO g1 + Vi g m1.vgs1 ro1 - s1, g2 , b Şekil-2.11. Savak çıkışlı kuvvetlendirici ve bu yapının eşdeğer devresi. 2.10 Aktif yüklü savak çıkışlı bir kuvvetlendirici devresi Şekil-2.11’de gösterilmiştir. Yine, yapının eşdeğer devresi şekil üzerinde yer almaktadır. Devrenin gerilim kazancı eşdeğer devre yardımıyla hesaplanabilir. Devre gövde etkisi de dikkate alınarak incelensin. Eşdeğer devreden hareketle 1 düğümü için akım denklemi yazılır ve düzenlenirse g m1 . vi = − v o ( g m2 + g m2 + 1 / ro1 + 1 / ro 2 ) elde edilir.1/ro1 ve 1/ro2 terimlerinin gmb ve gm2 iletkenliklerinin yanında ihmal edilebilecekleri düşünülürse KV = − g m1 g m2 + g mb (2.16) bağıntısı bulunur. Daha önce gövde etkisi için verilen tanımlar kullanılırsa g mb = λb . g m olduğundan, gerilim kazancı bağıntısı KV = − g m1 1 g m2 1 + λb (2.17) şeklini alır. αb = 1 1 + λb (2.18) biçiminde yeni bir büyüklük tanımlanırsa, bağıntı KV = −α b g m1 g m2 (2.19) biçiminde yazılabilir. Bu bağıntılardaki αb büyüklüğü gövde etkisi katsayısı adını alır ve değeri daima 1 den küçüktür; diğer bir deyişle αb büyüklüğü, kazancı azaltan bir faktör olarak kendini gösterir. Gövde etkisinin ihmal edilmesi, yani αb = 1 olması durumunda, devrenin gerilim kazancı KV = − (W / L) 1 (W / L) 2 (2.20) olur. Bu bağıntıdan hareketle, MOS tranzistorlu kuvvetlendiricilerde kazancın neden düşük değerli olduğu izlenebilir. (W/L) oranlarını istenildiği kadar büyük tutmak pratikte olanak dışıdır. Bu oranın büyük tutulmaya çalışılması halinde 2.11 parazitik kapasiteler sorun olmaya başlarlar. Bunun yanısıra, kazancı 10 defa arttırmak üzere, (W/L) oranlarının 100 defa değiştirilmesi gerekeceği de açıktır. Bütün bumların yanısıra, gövde etkisi nedeniyle de kazancın biraz daha düşük çıkacağı dikkate alınmak zorundadır. Aktif yüklü kaynak çıkışlı kuvvetlendirici +VDD d1 gm.vgs g1 T1 gmb.vbs ro1 + +VI Vi +VO s1, d2 +VO T2 ro2 +VB s2, g2 , b Şekil-2.12. Aktif yüklü kaynak çıkışlı kuvvetlendirici ve bu yapının eşdeğer devresi. Bipolar tekniğindekine benzer biçimde, NMOS tranzistorlar kullanılarak emetör (kaynak) çıkışlı kuvvetlendiriciler gerçekleştirmek mümkündür. Bu şekilde gerçekleştirilmiş bir kuvvetlendirici yapısı ve buna ilişkin eşdeğer devre Şekil-2.12’de görülmektedir. Eşdeğer devreden hareket edilirse, kuvvetlendiricinin gerilim kazancı için KV = vo = gm vi gm 1 1 + + α b ro1 ro 2 (2.21) bağıntısı elde edilir. Genelde, ro1 ve ro2 yeteri kadar büyük olduklarından, gmb/αb teriminin yanında ihmal edilebilirler. Böylece, devrenin gerilim kazancı KV = vo = αb vi (2.22) ve çıkış direnci de ro = olur. 1 gm (2.23) 2.12 Diyot bağlı kanal oluşturmalı NMOS un yük olarak kullanılması Şekil-2.13. Diyot bağlı kanal oluşturmalı NMOS yüklü savak çıkışlı kuvvetlendirici ve gerilim geçiş eğrisi. Savak çıkışlı kuvvetlendirici yapısının özel bir hali olan bu yapı, ilk başta, kanal ayarlamalı yük ve eşlenik elemanın bulunmadığı zamanlarda, MOS dijital devrelerde kullanılmıştır. Yapı Şekil-2.13’de verilmiştir. Giriş geriliminin bir eşik geriliminden daha az olması durumunda T1 kesime gider ve devreden akım akmaz. Giriş geriliminin eşik gerilimini aşması halinde ise her iki tranzistor doymaya girer ve devre kuvvetlendirici olarak çalışır. Genel savak çıkışlı kuvvetlendirici yapısında olduğu gibi, bu yapıda da gerilim kazancı, gövde etkisinin ihmal edilmesi durumunda KV = − (W / L) 1 g m1 =− (W / L) 2 g m2 (2.24) şeklindedir. Pratik eleman geometrileri için bu bağıntı, maksimum gerilim kazancını 10- 20 değerleri arasında sınırlar. Bununla beraber, bu tür eviriciler geniş bandlı, düşük kazançlı ve lineerliği yüksek devre oluşturmak açısından yarar sağlarlar. 2.13 Diyot yüklü NMOS kuvvetlendiricinin frekans cevabı gmb2.vo gm2.vo Csb2 Cgs2 ro2 + RS Cgd1 + VO V1 Cgs1 VI gm1.v1 ro1 Cdb1 CL (a) RS V1 Cgd1 + + VI VO Cgs1 gm1.v1 GLeq CLeq (b) Şekil-2.14. Diyot yüklü kuvvetlendiricinin küçük işaret eşdeğer devresi. Diyot yüklü NMOS kuvvetlendiricinin frekans cevabı eşdeğer devre yardımıyla incelenebilir. Eşdeğer devre Şekil-2.14’de görülmektedir. Eşdeğer devredeki büyüklükler G Leq = (1 / ro1 ) + (1 / ro 2 ) + g m2 + g mb 2 (2.25) 2.14 C Leq = Cdb1 + C gs 2 + Csb 2 + C L şeklinde tanımlanmışlardır. hesaplanırsa KV ( s) = Bu (2.26) devre yardımıyla GS ( sC gd 1 − g m1 ) VO = V I ( sC + G ). s(C + C ) + G in S Leq gd 1 Leq [ transfer ] fonksiyonu (2.27) elde edilir. Bu bağıntıdaki Cin giriş kapasitesi Cin = C gs1 + (1 + g m1 / G Leq ). C gd 1 (2.28) bağıntısıyla tanımlanmaktadır. Transfer fonksiyonunun sıfır ve kutupları araştırılırsa sz = g m1 C gd 1 s p1 = − sp2 = − (2.29) GS Cin (2.30) GLeq CLeq + Cgd 1 (2.31) Genelde, Cgd1 küçük değerlidir. sz >>|sp1| ve CLeq eşdeğer yük kapasitesi küçük olduğundan, |sp2|>>|sp1| olur. Bu nedenle, jω eksenine yakın olan sp1 baskın kutuptur. Frekans eğrisinin 3 dB düştüğü açısal frekans ω3dB = s p1 = GS Cin (2.32) olur. Yüksek değerli alçak frekans kazancı elde edilebilmesi için (W/L) oranı küçük olmalıdır. W genişliğinin minimum değeri prosesin geometrik rezolüsyonu ile sınırlı olduğundan, T nin kanal boyunun uzun tutulması gerekir. Bu ise, Cgs2 ve CLeq kapasitelerinin artmasına, dolayısıyla |sp2| nin düşmesine ve frekans eğrisinin bu kutup tarafından yararlı bölgede daha fazla etkilenmesine neden olur. Bu etki, pozitif gerilim dalgalanmasının biraz azalmasına razı olunarak iki yahut daha fazla parçalı yük tranzistoru kullanılarak giderilebilir. Böyle bir devre Şekil-2.15’de gösterilmiştir. Belirli bir gm1 eğimi için devrenin yükü tek bir yük elemanına göre yarı geçit alanına gereksinme göstermekte, böylece 2.15 etkin yük kapasitesi CLeq azalmaktadır. Buna karşılık, iki diyot seri bağlanarak yük oluşturulduğundan, alçak frekanslardaki kazanç önceki devreyle aynı olur. +VDD T3 T2 +VO T1 +VI Şekil-2.15. Parçalı yüklü kuvvetlendirici. Kaskod devre +VDD T3 +VO +VB T2 Vd1 +VI T1 Şekil-2.16a. Kaskod yüklü kuvvetlendirici. Aktif yüklü kuvvetlendiricilerde yük tranzistorları kendilerini süren kata önemli bir kapasitif yük oluşturabilirler. Cgs ve Cgd kapasiteleri sorun yaratmaya başlarlar, özellikle Cgd kapasitesi Miller etkisi nedeniyle sorun çıkarır. Bu problem kaskod devre yardımıyla çözülebilir. Kaskod devre Şekil-2.16a’da verilmiştir. Kaskod yapıda, T1 tranzistorunun savak ucuna ortak geçitli olarak 2.16 çalışan T2 tranzistoru bağlanmıştır. Devrenin gerilim kazancı eşdeğer devre yardımıyla hesaplanabilir. Girişten ilk tranzistorun savak ucuna kadar olan kazanç vd 1 g (W / L)1 = − m1 α b 2 = − α vi gm 2 (W / L) 2 b 2 (2.33) ikinci tranzistorun kaynak ucundan savak ucuna kadar olan kazanç da vo g 1 = α b 3 m2 vd 1 g m3 α b 2 bağıntısıyla verilir. Buradan hareketle toplam kazanç hesaplanırsa vo g (W / L)1 1 = −α b 3 m1 =− vi g m3 α b 2 (W / L) 3 (2.34) bulunur. Miller etkisi nedeniyle Cgd1 kapasitesi vd1 /vi ile çarpılarak girişe yansır. Bu etkiyi minimum düzeyde tutabilmek üzere, (W/L)1 = (W/L)2 seçilerek vd1 /vi = 1 olması sağlanır. (W/L)3 oranı küçük tutularak da istenilen kazanç değeri sağlanır. Kaskod devrenin frekans cevabı RS V1 + VI V2 VO gm2.v2 g m1.v1 Cgs1 g2 -1 C2 gm3 -1 CLeq Şekil-2.16b Kaskod devrenin küçük işaret eşdeğer devresi. Kaskod devrenin frekans cevabı eşdeğer devre kullanılarak incelenebilir. Kaskod devrenin eşdeğer devresi Şekil-2.16b’de görülmektedir. Eşdeğer devrede görülen büyüklükler 2.17 g 2 = g m2 + 1 ro1 C1 = C gs1 + (1 + g m1 / g m2 ). C gd 1 C2 = C gd 1 + Cdb1 + C gs 2 + Csb 2 C Leq = C gd 2 + Cdb 2 + Csb 3 + C gs 3 + C L (2.35) şeklindedir. Miller teoreminin uygulanmasıyla devrenin transfer fonksiyonu KV ( s) = GS g m2 ( sC gd 1 − g m1 ) ( sC1 + GS ).( sC2 + g 2 ).( sC Leq + g m3 ) (2.36) olur. Bu transfer fonksiyonunun sıfır ve kutupları g m1 C gd 1 (2.37) s p1 = − GS C1 (2.38) s p2 = − g2 C2 (2.39) sp3 = − gm 3 CLeq (2.40) sz = şeklindedir. Pratikte karşılaşılan değerler ele alınırsa, |sp1 | << sz , |sp2| ,|sp3| ve böylece sp1 baskın kutup olur. Buna göre, kazanç fonksiyonunun 3 dB düşme frekansı f 3dB = GS 2π . C1 (2.41) olur. Tipik olarak gm1 = gm2 olduğundan, kaskod devrede Cin giriş kapasitesi (2.42) Cin = C1 = C gs1 + 2C gd 1 değerindedir. Böylece, 3 dB frekansı da f 3dB = GS 2π .(C gs1 + 2. C gd 1 ) (2.43) olur . (2.28) ve (2.30) bağıntılarıyla karşılaştırılırsa, giriş kapasitesinin küçülmesi nedeniyle band genişliğinin artacağı kolayca görülebilir. 2.18 Kanal ayarlamalı NMOS yüklü kuvvetlendiriciler NMOS teknolojisinde karşılaşılan en büyük sorun, yeterli derecede yüksek kazançların elde edilememesidir. Bu sorunun çözülmesi için başvurulan bir yol, kanal ayarlamalı NMOS tranzistorların yük tranzistoru olarak kullanılmasıdır. Modern NMOS prosesinin getirdiği kanal ayarlamalı NMOS tranzistorlar bu sorunun çözümünü sağlamaktadır. +VDD T2 +VO T1 VI Şekil-2.17. NMOS kanal ayarlamalı yüklü kuvvetlendirici ve gerilim geçiş eğrisi. +VDD I gövde etkisi olmadan DOYMASIZ + V - I gövde etkisiyle DOYMALI VDD V Şekil-2.18.Kanal ayarlamalı yük tranzistorunun I-V eğrisi. Kanal ayarlamalı yüklü kuvvetlendirici devresi Şekil-2.17’de gösterilmiştir. NMOS kanal ayarlamalı yük tranzistorunun I-V eğrisi Şekil2.18’de verilmiştir. Kanal oluşturmalı doymalı yükten farklı olarak, yük tranzistoru, çıkış ucu VDD besleme gerilimine ulaşana kadar akım akıtmaktadır. Ayrıca, yük direncinin doymada bulunduğu bölgede oldukça büyük bir gerilim 2.19 kazancı elde edilmektedir. Başka bir deyişle, analog kuvvetlendirme açısından bakıldığında, her iki tranzistorun doymada bulunduğu bölge önem kazanmaktadır. Eşdeğer devre yardımıyla devrenin gerilim kazancı hesaplanırsa KV = − gm1 1 gm1 =− gmb λb gm2 KV = − g m1 1 =− λb g mb (2.44) (W / L) 1 (W / L) 2 (2.45) bulunur. Diğer bir deyişle, kazanç iki elemanın eğimleri oranının l/λb ye bölünmesiyle hesaplanmaktadır. λb nin 0.1 mertebesinde olduğu düşünülecek olursa, bu yapının kanal oluşturmalı yapıya kıyasla daha yüksek kazanç sağlayacağı açıktır. MOS emetör bağlamalı kuvvetlendiriciler ID1 T1 +VI1 ID2 T2 +VI2 ISS -VSS Şekil-2.19. Kaynak bağlamalı kuvvetlendirici. Bipolar tranzistorlu yapılarda olduğu kadar MOS tekniğinde de önemli bir yapıtaşı olan emetör yahut kaynak bağlamalı kat Şekil-2.19’da gösterilmiştir. Bu devredeki tranzistorlara ilişkin akım-gerilim bağıntıları, tranzistorların çıkış dirençlerinin ve gövde etkisinin ihmal edilmesi halinde I D1 = I D2 = µ . COX ⎛ W ⎞ 2 ⎜ ⎟ [VGS 1 − VT ] ⎝ L ⎠1 µ . COX ⎛ W ⎞ 2 2 ⎜ ⎟ [VGS 2 − VT ] ⎝ L ⎠2 2 2.20 şeklinde yazılabilir. Öte yandan giriş fark gerilimi de ∆VI = VI 1 − VI 2 = VGS 1 − VGS 2 olur. Bu bağıntıların biraraya getirilmesiyle, devreye ilişkin çıkış fark akımı hesaplanırsa ∆I D = ⎡W ⎤ 1 µ . COX ⎢ ⎥. ∆VI ⎣ L⎦ 2 2 I SS − ( ∆V I ) 2 ⎡W ⎤ µ . COX ⎢ ⎣ 2. L ⎥⎦ (2.46) bulunur. Bu bağıntı her iki tranzistorun da doymada kaldıkları varsayılarak elde edilmiştir. Fark edilebileceği gibi, elde edilen bağıntı ∆V I ≤ 2 I SS ⎡W ⎤ µ . COX ⎢ ⎥ ⎣ L⎦ (2.47) şartı altında geçerli olmaktadır. Eğer ∆V I ≥ 2 I SS ⎡W ⎤ µ . COX ⎢ ⎥ ⎣ L⎦ (2.48) ise, tranzistorlardan birinin iletkenliği diğerine göre çok yüksektir, bu nedenle bütün akım iletkenliği yüksek olan tranzistordan geçer; diğer bir deyişle, ∆ID = ISS olur. Bipolar emetör bağlamalı kuvvetlendirici yapısındakine benzer biçimde, kaynak bağlamalı çift de, giriş geriliminin belirli bir değeri aşması halinde, sınırlayıcı etkisi gösterir. Ancak, bipolar emetör bağlamalı kuvvetlendirici yapısından farklı olarak, kaynak bağlamalı yapıda bu sınırlama kutuplama akımına ve elemanın boyutlarına bağlıdır. Bu açıdan bakıldığında, yapı, bipolar tranzistorlarda emetöre seri direnç bağlanarak giriş gerilimi değişim aralığının istenen değere getirilmesine benzer bir davranış gösterir. Çıkartılan bağıntılardan, bir tranzistorun kesime sürülebilmesi için gerekli olan fark giriş geriliminin, denge konumunda çalışan tranzistorlara ilişkin VGS-VT değerinin (2)0.5 katı olması gerekeceği bulunabilir. Kutuplama akımını arttırarak, kanal boyunu arttırarak ve kanal genişliğini azaltarak, her iki elemanın da aktif oldukları bölgenin sınırları genişletilebilir. İşlemsel kuvvetlendirici giriş katlarında VGS-VT birkaç yüz 2.21 milivolt mertebesinde tutulur. Böyle bir yapının farklı kutuplama durumları için elde edilecek geçiş karakteristikleri Şekil-2.20’de görülmektedir. Analog uygulamalar için önem taşıyan diğer bir büyüklük de kaynak bağlamalı katın eğimidir. Bu eğim ⎛ d∆I D ⎞ Gm = ⎜ ⎟ ⎝ d∆V I ⎠ ∆VI = 0 (2.49) şeklinde tanımlanmaktadır. ∆ID için verilmiş olan (2.46) bağıntısından türev alınırsa d∆I D 1 ⎡W ⎤ = µ . COX ⎢ ⎥. ⎣ L⎦ d∆V I 2 ⎡W ⎤ 1 − µ . COX ⎢ ⎥. ⎣ L⎦ 2 2 I SS − ( ∆V I ) 2 ⎡W ⎤ µ . COX ⎢ ⎣ 2. L ⎥⎦ ( ∆V ) 2 I (2.50) 2 I SS − ( ∆V I ) 2 ⎡W ⎤ µ . COX ⎢ ⎣ 2. L ⎥⎦ bulunur. ∆VI =0 olması, yani sükunet şartı altında eğim bağıntısı Gm = g m1 = g m2 = ⎡W ⎤ I SS µ . COX ⎢ ⎥ ⎣ L⎦ (2.51) şeklini alır. Diğer bir deyişle, kaynak bağlamalı çiftin eğimi, bipolar yapılardaki gibi, her bir tranzistorun sükunetteki eğimine eşittir. Ancak, bipolar yapılarda eğim sadece kutuplama akımına bağlıdır ve eleman boyutlarından bağımsızdır. MOS fark kuvvetlendiricilerinde ise eğim hem kutuplama akımına hem de elemanın boyutlarına bağlı olmaktadır. 2.22 ∆IO azalan (VGS-VT)∆VI=0 ∆VI Şekil-2.20. MOS fark kuvvetlendiricisinin geçiş karakteristiği. +VDD RL2 RL1 + VO - T1 T2 + VOS - ISS - -VSS Şekil-2.21. MOS fark kuvvetlendiricisinde dengesizlik. Kaynak bağlamalı çiftin incelenmesi gereken diğer bir özelliği de giriş dengesizlik gerilimidir. İncelemede basitlik sağlamak amacıyla devrede yük olarak RL dirençlerinin kullanıldığı varsayılsın (Şekil-2.21). Giriş dengesizlik gerilimine neden olan başlıca etkenlerin yük dirençlerinin, tranzistorların W/L oranlarının ve eşik gerilimlerinin değerleri arasındaki dengesizlikler olduğu kabul edilirse, dengesizlik gerilimi VOS = VGS 1 − VGs 2 VOS = VT 1 + 2. I D1 − VT 2 − µ . COX (W / L) 1 2. I D 2 µ . COX (W / L) 2 (2.52) biçiminde ifade edilebilir. Daha önce de yapıldığı gibi, fark ve ortalama büyüklükler tanımlanırsa 2.23 ∆I D = I D1 − I D 2 I + I D2 I D = D1 2 ⎛W ⎞ ⎛W ⎞ ⎛W ⎞ ∆⎜ ⎟ = ⎜ ⎟ − ⎜ ⎟ ⎝ L ⎠ ⎝ L ⎠1 ⎝ L ⎠ 2 ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ +⎜ ⎟ ⎝ L ⎠1 ⎝ L ⎠ 2 ⎛W ⎞ ⎜ ⎟= ⎝ L⎠ 2 ∆VT = VT 1 − VT 2 V + VT 2 VT = T 1 2 ∆RL = RL1 − RL 2 RL = (2.53) RL1 + RL 2 2 elde edilir. VOS giriş dengesizlik gerilimi, tanım olarak, eleman toleransları nedeniyle ortaya çıkacak fark çıkış gerilimini tam olarak sıfır yapan giriş gerilimidir ve ID1.RL1 = ID2.RL2 şartını gerktirmektedir. Bu şart ve yukarıda tanımlanan büyüklükler VOS için elde edilen bağıntıya götürülür ve yüksek dereceden terimler ihmal edilirse, giriş dengesizlik gerilimi VOS = ∆VT + VGS − VT ⎡⎛ − ∆R L ⎞ ⎛ ∆ (W / L) ⎞⎤ ⎟⎥ ⎟−⎜ ⎢⎜ 2 ⎣⎝ R L ⎠ ⎝ (W / L) ⎠⎦ (2.54) bağıntısıyla verilebilir. Bu bağıntıda ∆RL, ∆VT, ∆(W/L) iki eleman arasındaki fark bileşenlerini, RL, VT ve (W/L) de ortalama değerleri gösterirler. Bağıntıdan fark edilebileceği gibi, yük elemanları arasındaki bir dengesizlik veya W/L oranlarındaki bir dengesizlik gerilimi doğrudan doğruya VGS - VT ile çarpılmaktadır. VGS - VT büyüklüğü tipik olarak birkaç yüz milivolt mertebesinde olur. Bipolar emetör bağlamalı çiftlerde aynı dengesizlik terimleri kT/q ile, yani çok daha küçük değerli bir çarpanla çarpılır. Bu nedenle, MOS kaynak bağlamalı çift bipolar emetör bağlamalı çifte göre, aynı orandaki geometrik dengesizlikler için daha yüksek bir giriş dengesizliği gösterir. 2.24 Doymalı kanal oluşturmalı yüklü fark kuvvetlendiricisi Doymalı kanal oluşturmalı yüklü fark kuvvetlendiricisi Şekil-2.22’de verilmiştir. +VDD T3 T4 +VO1 +VI1 +VO2 T1 +VI2 T2 ISS -VSS Şekil-2.22. Doymalı kanal oluşturmalı yüklü fark kuvvetlendiricisi. Küçük işaret eşdeğer devresinden yararlanılırsa, devrenin fark gerilim kazancı Kd = −α b 3 gm1 gm 3 (2.55) ortak işaret kazancı KC = − α b1α b 3 2. RS . g m3 (2.56) ortak işareti zayıflatma oranı da CMRR = K d 2 g m1 .RS = α b1 KC (2.57) olur. Fark işaret kazancını veren (2.55) bağıntısında gm1 ve gm3 büyüklükleri (W/L) oranları cinsinden yerlerine konursa K d = −α b 3 g m1 (W / L) 1 = −α b 3 g m3 (W / L) 3 (2.58) bağıntısı elde edilir. Daha önce tek katlı doymalı kanal oluşturmalı yüklü kuvvetlendirici için elde edilen sonuçlarla karşılaştırılırsa, bu bağıntının önceki bağıntı ile aynı olduğu kolayca fark edilebilir. 2.25 Kanal ayarlamalı yüklü fark kuvvetlendiricisi +VDD T3 +VO1 +VO2 +VI1 1 T1 T2 +VI2 ISS -VSS Şekil-2.23. Kanal ayarlamalı yüklü fark kuvvetlendirici. Fark kuvvetlendiricisi gerçekleştirilirken, yük olarak kanal ayarlamalı tranzistorlardan yararlanmak da mümkündür. Böyle bir yapı Şekil-2.23’de görülmektedir. Devrenin simetrik olması, T1 -T2 ve T3 -T4 ün eş geometriye sahip olmaları şartı altında, Kd fark işaret kazancı Kd = − g m1 1 =− g mb λb (W / L) 1 (W / L) 3 (2.59) olur. Tek katlı aktif yüklü kuvvetlendiricilerde olduğu gibi, bu yapıda da aktif yük olarak kanal ayarlamalı tranzistor kullanılması, kanal oluşturmalı doymalı yüklü kuvvetlendiriciye göre kazancın 1/λb kadar daha yükselmesi sonucunu getirmektedir. 2.26 Diferansiyelden tek uca dönüştürücü +VDD +V1 T1 T3 VID +V2 +VO T2 T4 -VSS Şekil-2.24. Diferansiyelden tek uca dönüştürücü. Bir çok durumda fark kuvvetlendiricisinin iki çıkış ucu arasındaki simetrik gerilimin tek uca dönüştürülmesi istenir. Bunun için kullanılan devre Şekil-2.24’de verilmiştir. Bu devrenin fark işareti fazla bir kayba uğratmadan tek uca çevirmesi gerekir. Yapı, aynı zamanda bir doğru gerilim öteleme işlevini de yerine getirir. Devrenin ne şekilde çalıştığını inceleyelim. T1 tranzistorunun geçidine uygulanan v1 gerilimi bu tranzistorun kaynağında aynı fazda elde edildikten sonra T4 tranzistorunun geçidine uygulanır. Başka bir deyişle, T1 -T2 çifti kaynak çıkışlı olarak çalışır. T3 -T4 çifti ise savak çıkışlı kat olarak görev yapar ve v1 geriliminin fazını çevirerek bir kez daha kuvvetlendirir. Bundan başka T3 - T4 çifti kaynak çıkışlı kat olarak çalışır ve v2 geriliminin çıkış düğümüne yansımasını sağlar. Böylece, iki ayrı yoldan çıkış düğümüne ulaşan v1 ve v2 gerilimleri burada aynı yönde toplanarak çıkış gerilimini oluştururlar. Devrenin gerilim kazancı KV = vo g m1 . g m4 ≈ vid g m3 .( g m1 + g m2 ) (2.60) şeklindedir. Bu bağıntı çıkartılırken elemanların çıkış direnci sonsuz büyük olarak alınmış ve gövde etkisi ihmal edilmiştir. Elemanların tümünün aynı geometriye sahip olmaları halinde kazanç 1/2 olur. Yüksek kazanç elde etmek üzere gm4′ün değerinin ve bunun için de T4 ′ün boyutlarını arttırmak gerekir. 2.27 NMOS çıkış katları NMOS tekniğinde, eşlenik tranzistor bulunmaması nedeniyle, çıkış katı tasarımı oldukça sınırlanmıştır. Elemanın çalışması için gerekli olan büyük değerli geçit-kaynak gerilimi çıkış gerilimi dalgalanmasını sınırlamakta, bunun yanısıra, gm eğiminin düşük değerli olması, düşük empedanslı çıkış elde edilmesini sınırlamaktadır. NMOS tasarımında en basit çıkış katı yapısı, daha önce ele alınmış ve Şekil-2.12’de verilmiş olan kaynak çıkışlı kuvvetlendiricidir. Bunun iki temel yetmezliği bulunur. Birincisi, çıkış direncinin 1/gm1 olmasıdır. Bu büyüklük sadece büyük sükunet akımlarında ve büyük W/L oranlarında büyüdüğünden, düşük değerli çıkış direnci elde edilmesi zordur. +VDD T1 +VI +VO T2 Şekil-2.25. NMOS çıkış katı. İkinci yetmezlik, bipolar emetör çıkışlı katlarda da olduğu gibi, içeriye doğru akım akıtma yeteneğinin sınırlı olmasıdır. Bu nedenle, yüksek değerli kapasitif yüklerin sürülmesi sırasında sorun çıkabilir. Temel devrenin özel bir biçimi, yük olarak diyot bağlamalı tranzistor kullanılmasıdır. Böyle bir yapı Şekil-2.25′de verilmiştir. Daha önce ele alınan yapıda gerekli olan ek kutuplama gerilimi , diyot bağlamalı NMOS kullanılarak ortadan kaldırılmıştır. Yine, basit kaynak çıkışlı devre için yapılan analizlerden elde edilen sonuçlar, diyot bağlı NMOS tranzistor için gerekli düzeltmeler yapılmak kaydıyla bu devre için de geçerlidir. gm2 >> go1 , gmb1 şartı altında devrenin gerilim kazancı KV = 1 1 + g m2 / g m1 (2.61) 2.28 olur. Kazancın bire yakın olabilmesi için 1 >> gm2/gm1 , dolayısıyla gm2 << gm1 olmalıdır; bu ise (W/L)2 << (W/L)1 olmasını, yani bu çıkış katı için kırmık üzerinde geniş bir alanın harcanmasını zorunlu kılar. +VDD T1 +VI +VO T2 Şekil-2.26. NMOS çıkış katında kanal ayarlamalı yük kullanılması. Yapının özelliklerinin iyileştirilmesi için başvurulacak diğer bir yol, yük olarak kanal ayarlamalı NMOS tranzistor kullanmaktır. Böyle bir yapı Şekil2.26’da görülmektedir. Yapının gerilim kazancı hesaplanırsa g m1 g o1 + g o 2 + g mb1 KV = g m1 +1 g o1 + g o 2 + g mb1 (2.62) bulunur. gm1 >> go1 +go2 + gmb1 şartı altında KV = 1 kabul edilebilir. Söz konusu yapıda, büyük yüzey harcamaya gerek duyulmaksızın bu şart sağlanabilir. Devrenin neden olacağı doğru gerilim seviye ötelemesi ise (W/L)2 ve (W/L)1 oranları ile ayarlanabilir. Kaynak çıkışlı katların yukarıda değinilen sakıncalarını gidermek üzere değişik düzenler geliştirilmiştir. Negatif geribeslemeli bir çıkış katı yapısı Şekil-2.27’de verilmiştir. Devrede yer alan tranzistorların savak-kaynak iletkenlikleri sıfır kabul edilirse, gerilim kazancı KV = vo g m1 / g m2 = vi 1 + g m 4 / g m3 (2.63) 2.29 Şekil-2.27 Negatif geribeslemeli NMOS çıkış katı. çıkış direnci de RO = 1 g m 3 + gm 4 (2.64) olur. (W/L) oranlarının uygun seçilmesiyle KV gerilim kazancı 1’e yaklaştırılabilir. Yine, T3 ve T4 tranzistorlarının W/L oranları büyük tutularak RO çıkış direnci küçültülebilir. Yüklenme nedeniyle VO çıkış geriliminde ortaya çıkacak düşme, T2 ve T1 üzerinden T3 tranzistorunun geçidine yansır. T3’ün iletkenliği azalır ve çıkış gerilimi tekrar yükselir. Yapının çıkış gerilimi pozitif yönde VDD -VGS4 değerine kadar, negatif yönde de VSS + VGS3 -VT değerine kadar değişebilir. Devrenin akım akıtma yeteneği de önceki devrelere göre üstünlük göstermektedir. Çıkış akımı sadece çıkış tranzistorlarının boyutları ile sınırlıdır. Sistemin geometrisini tayin ederken tatmin edici bir kazanç, maksimum çıkış salınımı, güç tüketimi ve harcanan kırmık yüzeyi gibi faktörlerin tümünün dikkate alınması gerekir. CMOS kuvvetlendirici yapıları Günümüzde yaygın olarak kullanılan analog MOS tümdevre tekniği CMOS (eşlenik MOS) teknolojisidir. Bu teknolojide eşlenik tranzistor bulunmakta, dolayısıyla, bipolar devrelerde olduğu gibi, CMOS tekniğinde de gerilim öteleyici katlara gerek bulunmamaktadır. Hem eşlenik tranzistorun 2.30 bulunmasının sağladığı yararlar, hem de yüksek kazanç sağlamaları nedeniyle, CMOS devreler birçok uygulama alanında NMOS devrelere tercih edilmektedir. CMOS evirici S2 +VDD G2 T2 D2 D1 +VI +VO T1 G1 S1 Şekil-2.28. CMOS evirici ve evirici yapısının kesiti. En basit şekliyle bir CMOS evirici Şekil-2.28’de görülmektedir. Bu yapı, dijital devre tekniğinden bilinen evirici yapısından başka bir şey değildir. Devreyi oluşturan tranzistorların yapı kesiti de yine şekilde görülmektedir. Bir n kanallı tranzistor ile bir p kanallı tranzistor seri olarak savak uçlarından birbirlerine bağlanmışlardır. VI giriş gerilimi her iki tranzistorun geçit uçlarına birlikte uygulanır. Dijital devrelerdekinden farklı olarak yapı geçiş bölgesinde, her iki tranzistor da doymada olacak şekilde çalıştırılır. Bu bölgede geçiş eğrisinin eğimi çok yüksektir ve bu nedenle yüksek kazanç değerleri elde edilebilir. 2.31 Küçük işaret hesaplanırsa eşdeğer devresi kullanılarak eviricinin kazancı g o1 = 1 ro1 (2.65) go2 = 1 ro 2 (2.66) olmak üzere KV = vo g + g m2 = − m1 vi g o1 + g o 2 (2.67) bulunur.Bu bağıntıda yer alan ro1 ve ro2 büyüklükleri T1 ve T2 tranzistorlarının kanal boyu modülasyonundan ileri gelen çıkış dirençleridir. CMOS yapının özelliği nedeniyle gövde etkisi etkili olmaz. +VDD T2 RS +VO + VI - T1 CL Şekil-2.29. RS içdirençli bir işaret kaynağı ile sürülen CMOS evirici ve bu eviricinin eşdeğer devresi. CMOS eviricinin Şekil-2.29’daki gibi RS iç dirençli bir VI işaret üreteciyle sürüldüğü varsayılsın. Şekilde verilen eşdeğer devre yardımıyla transfer fonksiyonu hesaplansın. G Leq = g o1 + g o 2 CLeq = Cdb1 + Cdb 2 + CL 2.32 ⎛ g +g ⎞ m2 Cin = Cgs1 + Cgs 2 + ⎜1 + m1 ⎟. Cgd 1 + Cgd 2 G ⎝ ⎠ Leq ( olmak üzere KV ( s) = [ ) (2.68) ] GS s(Cgd 1 + Cgd 2 ) − ( gm1 + gm2 ) VO = VI ( sCin + GS ). s(CLeq + Cgd 1 + Cgd 2 ) + GLeq [ ] (2.69) elde edilir. Sıfır ve kutuplar hesaplanırsa sz = g m1 + g m2 C gd 1 + C gd 2 s p1 = − s p2 = − GS Cin G Leq (2.70) C Leq + C gd 1 + C gd 2 bulunur. Miller etkisi nedeniyle Cin giriş kapasitesinin değeri büyük, bu nedenle de sp1 baskın kutup olur. +VDD T2 T3 +VO Iref +VI T1 Şekil-2.30. Aktif ( akım aynası )yüklü CMOS kuvvetlendirici ve eşdeğer devresi. CMOS tekniğinde çok sık kullanılan bir yapı da, bipolar tranzistorlu aktif yüklü kuvvetlendirici yapılarına benzeyen p kanallı akım kaynağı yüklü devredir. Bu devre Şekil-2.30’da geçiş eğrisi ile birlikte gösterilmiştir. Devre kanal ayarlamalı yüklü eviriciye göre üstünlük gösterir. Hemen hemen negatif besleme geriliminden pozitif besleme gerilimine kadar tüm çıkış gerilimi dalgalanma bölgesi için her iki tranzistor da doymada olur. Dolayısıyla CMOS evirici NMOS eviriciye göre daha iyi bir çıkış dalgalanma aralığı gösterir. 2.33 Bunun yanısıra, kutuplama akımlarının ve eleman boyutlarının her iki eleman için uygun olarak seçilmeleri halinde, yapı her iki kaynağın birkaç yüz mV yakınına ulaşılana kadar büyük gerilim kazancı sağlar. Eşdeğer devre yardımıyla gerilim kazancı hesaplanırsa KV = vo g m1 =− vi g o1 + g o 2 (2.71) bulunur. Bu bağıntıda gO1 ve gO2 büyüklükleri n kanallı ve p kanallı tranzistorların çıkış iletkenlikleridir. Elde edilen bağıntı CMOS eviricinin gerilim kazancının birinci derecede eğimin eviriciyi oluşturan tranzistorların çıkış iletkenlikleri toplamına oranıyla belirlendiğini göstermektedir. MOS ve bipolar teknolojileri arasındaki temel fark, aktif yüklü kuvvetlendiricinin açık devre gerilim kazancı gm/go nun MOS tranzistorlar için bipolar tranzistorlara göre çok daha düşük olmasıdır. Tipik olarak aynı geometri ve akım değerleri için bu oran 10 ila 40 arasındadır. Bu kazanç faktörü, CMOS kuvvetlendirici tasarımında önemli olduğundan, açık devre kazancını sınırlayan faktörleri daha ayrıntılı incelemekte yarar vardır. Eğim ve çıkış dirençleri fiziksel büyüklükler cinsinden yazılırsa ⎛W ⎞ g m1 = 2 µ . COX ⎜ ⎟ I D ⎝ L ⎠1 ro1 = ro 2 = (2.72) 1 λN . I D 1 (2.73) λP . I D bulunur.Buna göre, gerilim kazancı KV = − g m1 (ro1 / / ro 2 ) KV = − 1 ID 1 λN + λP ⎛W ⎞ 2 µ . COX ⎜ ⎟ ⎝ L ⎠1 (2.74) olur. Bağıntılardan fark edilebileceği gibi 1. Eğim I D , tranzistorların çıkış dirençleri ise 1/ I D ile orantılıdır; bu nedenle, kazanç 1/ I D ile orantılı olur. 2. Düşük akımda yüksek kazanç elde edilir. 2.34 Şekil-2.31. CMOS kuvvetlendiricide kazancın akıma bağımlılığı. Elde edilen kazanç bağıntısının geçerlilik sınırlarının araştırılması gerekir. (2.74) bağıntısı ID→0 için KV→∞ sonucunu verir. Gerçekte ise böyle değildir. Çıkartılan bağıntı kuvvetli evirtim doyma bölgesi için geçerlidir. Düşük akımlarda çalışma durumunda zayıf evirtim bölgesine girilir (Bkz: Bölüm-9). Bu bölgede gm∼ID ve r∼1/ID olur; diğer bir deyişle eğim ve çıkış direncinin savak akımına bağımlılığı bipolar tranzistordaki gibidir, dolayısıyla KV gerilim kazancı akımdan bağımsız olur. Kazancın akıma bağımlılığı Şekil-2.31’de verilmiştir. Verilen bir kutuplama akımı için W/L oranı değiştirilerek kazanç arttırılabilir. CMOS fark kuvvetlendirici +VDD T3 + T4 T1 T2 +VO VI go ISS -VSS Şekil-2.32. CMOS aktif yüklü fark kuvvetlendiricisi. 2.35 Eşlenik tranzistorun bulunması, bipolar tranzistorlu aktif yüklü kuvvetlendirici benzeri bir yapıyı mümkün kılar. Yapı Şekil-2.32’de verilmiştir. giriş tranzistorlarının eğimleri ve çıkış iletkenlikleri gmi ve gdi, yük tranzistorlarının eğimleri ve çıkış iletkenlikleri gml ve gdl ile gösterilirse, devrenin fark, ortak işaret kazançları ile ortak işareti zayıflatma oranı, gmi, gml >> gdi ve gdl şartı altında Kd = vo g mi = vi g di + g dl KC = − (2.75) g O . g di (2.76) 2. g mi ( g di + g dl ) CMRR = 2 g mi .g ml g O .g di (2.77) olarak elde edilir. Puşpul kazanç katları Asimetrik giriş ve çıkışlı, yüksek kazançlı kat gerçekleştirmenin bir yolu, puşpul kazanç katı gerçekleştirmektir. Bu tür bir devre yapısı, Şekil2.33’de verilmiştir. Bu devrede n kanallı T1 ve p kanallı T2 tranzistorları kaynak izleyici olarak çalışmaktadır; T3 ve T4 tranzistorları ise ortak geçitli kat işlevini yerine getirirler. Ortak geçitli katlar, T1 ve T2 üzerinden sürülmektedir. Ortak geçitli katların yükü olarak T5 -T6 ve T7 -T8 akım aynaları kullanılmıştır. Ortak geçitli katlar, ±VB simetrik gerilimleriyle kutuplanmışlardır. Bu kutuplama gerilimlerinin değeri V B = VTN + VTP olacak biçimde seçilmiş ve geçiş distorsiyonu oluşması önlenmiştir. VI = 0 olması durumunda, dört giriş elemanından da küçük bir sükunet akımı akar. VI > 0 ise IX akımı azalırken IY akımı artar. VI < 0 ise IY akımı azalırken IX akımı artar. 2.36 T7 +VDD T8 IX +VB- T1 T4 VO VI T2 T3 IY -V B+ T5 RL IO T6 -VSS Şekil-2.33. Puşpul kazanç katı. Devrenin çıkış akımı IO = I X − IY (2.78) olduğuna göre, giriş geriliminin alacağı değerlere bağlı olarak çıkış akımının da pozitif ve negatif değerler alacağı açıktır. Kuvvetlendiricideki tranzistorların eğimleri eş ise, toplam yapının eğimi Gm = g m1 . g m3 g m1 + g m3 (2.79) ve gerilim kazancı da KV = − Gm .( R L / / rO 6 / / rO8 ) (2.80) olur. Puşpul kazanç katı AB sınıfı kuvvetlendirici olarak çalışır. Büyük genlikli giriş işareti uygulandığında, çıkıştan akan akım devrenin kutuplama akımından çok yüksek olur. Bu tür bir yapı, özellikle, kapasitif yükleri sürmeye elverişli olmaktadır. CMOS çıkış katları CMOS elemanlarla B veya AB sınıfı çıkış katları gerçekleştirilebilir. Bu tür bir çıkış katı devresi Şekil-2.34’de geçiş eğrisi ile birlikte verilmiştir. Devre tümüyle bipolar tranzistorlarla gerçekleştirilen devrenin karşılığıdır. T1 -T2 tranzistorları puşpul çalışan çıkış katını, T3 -T4 ise bu katı süren sürücü katı oluşturmaktadır. 2.37 VO VTP VTN VA Şekil-2.34. CMOS çıkış katı ve geçiş eğrisi. Geçiş eğrisinden fark edilebileceği gibi, eşik gerilimlerinin büyük olması nedeniyle devrenin geçiş distorsiyonu da oldukça fazladır. Ayrıca gm eğiminin düşük olması da çıkış direncinin büyük olmasına neden olur. Yine, bipolar tranzistorlardakine benzer bir yol izleyerek, geçiş distorsiyonunu azaltmak mümkündür. Bu yapı Şekil-2.35’de gösterilmiştir. Burada T5 ve T6 tranzistorları diyot bağlamalı olarak devreye iki sürücü tranzistorun geçitleri arasına yerleştirilmişlerdir ve bipolar tranzistorlu devrelerde kullanılan diyotlara karşı düşerler. +VDD T4 Vkut + VI - T5 T1 T6 T2 +VO RL T3 -VSS Şekil-2.35.AB sınıfı CMOS çıkış katı. CMOS teknolojisi ile gerçekleştirilen devreler, yapıları gereği bipolar tranzistorları da içerirler. Şekil-2.28’deki gibi p kuyulu bir yapıda, n tipi 2.38 +VDD VI T1 IO +Vkut +VDD T4 +VO T1 IO +VO Vkut T2 RL VI -VSS Şekil-2.36Bipolar tranzistorlu çıkış katı T3 T2 RL -VSS Şekil-2.37. Bipolar tranzistorlu çıkış katının gerçekleştirilmesi. gövde tranzistorun kolektörü, p tipi kuyu bölgesi tranzistorun bazını, kuyu bölgesi içindeki n tipi savak ve kaynak difüzyonları ise emetörü oluştururlar. CMOS devrelerde hiç bir jonksiyonun iletim yönünde kutuplanmaması için gövde daima en yüksek potansiyelli noktaya bağlanır. Bu yüzden bipolar tranzistor sadece emetör çıkışlı olarak kullanılabilir. Bipolar tranzistorun kullanıldığı bir çıkış katı yapısı Şekil-2.37’ de verilmiştir. Yapı A sınıfı kuvvetlendirici olarak çalışır. Bu devrenin sakıncası, çıkış gerilimi salınımlarının pozitif ve negatif yönde eşit olmaması, iki yöndeki akım akıtabilme kapasitesinin farklı olması, negatif yöndeki salınımın T2 nin kutuplama gerilimi ve akımıyla sınırlanmasıdır. 2.4. Referans gerilimi üreteçleri Elektronikte birçok uygulamada sıcaklıktan olabildiğince bağımsız referans gerilimlerine gereksinme duyulur. Referans gerilimi üretmek üzere çeşitli yöntemlerden yararlanılabilir. Bu yöntemlerden VT eşik gerilimi, VGS geçit-kaynak gerilimi farkı referansı MOS tekniğine has bir yöntemdir. Bunun yanısıra, CMOS tekniğinde bipolar tranzistorun bulunmasından da yararlanılarak, bipolar teknolojisinden bilinen kT/q referansı, VBE referansı ve band-aralığı (band-gap) referansı gibi gerilim referanslarının gerçekleştirilmesi de mümkündür. Ayrıca, eşikaltı çalışmada akım-gerilim bağıntısının üstel olmasından yararlanılarak (Bkz: Bölüm-9) band-aralığı referansı gerçekleştirilmesi gibi MOS teknolojisine has başka yöntemler de bulunmaktadır. 2.39 Eşik referansı +VDD T3 I T4 T5 I IO T2 T1 R Şekil-2.38. Kendiliğinden kutuplamalı eşik referansı devresi. Kendiliğinden kutuplamalı eşik referansı devresi Şekil-2.38’de görülmektedir. Bu devrede T2 ,T3 ve T4 tranzistorları geribesleme ile T1 tranzistorundan R direncindekine eşit bir akım akmasını sağlarlar. Böylece devre VGS 1 = I . R = VT 1 + 2. I µ . COX .(W / L) 1 (2.81) çalışma noktasında çalışır. Bu bağıntıda kanal boyu modülasyonu ihmal edilmiştir. Eşitlikteki ikinci terim T1 tranzistoruna ilişkin VGS1 -VT farkını verir ve yeteri kadar büyük (W/L) oranları için yeteri kadar küçüktür. Bu terimin ihmal edilmesi halinde I= VT R (2.82) bağıntısı elde edilir. Bu nedenle, devre, eşik gerilimi referansı devresi olarak isimlendirilmektedir. Yapının kötü bir özelliği, MOS tranzistorun VT eşik geriliminin değerinin tam olarak kontrol edilememesi, tipik olarak 0.5V ile 0.8V arasında bulunmasıdır. Yine, bir MOS tranzistorun eşik geriliminin sıcaklık katsayısı 2.40 -2mV/oC mertebesindedir; difüzyonlu bir direncin sıcaklık katsayısı ise pozitiftir. Bu nedenle, çıkış akımı büyük değerli ve negatif bir sıcaklık katsayısı gösterir; bu da devrenin performansını kötüleştirir. VGS geçit-kaynak gerilimi farkı referansı +VDD R1 R2 _ + Vref - + T1 T2 I -VSS Şekil-2.39. Geçit-kaynak gerilimi farkı referansı. Eşik geriliminden referans gerilimi olarak yararlanmanın diğer bir yolu, aynı tipten (NMOS veya PMOS) olan, ancak kanal katkı yoğunlukları, dolayısıyla eşik gerilimleri farklı iki elemandan yararlanmaktır. Bu ilkeye dayanan, dolayısıyla bir kanal oluşturmalı ve bir de kanal ayarlamalı tranzistorun geçit-kaynak gerilimleri arasındaki farktan yararlanılarak gerçekleştirilen referans gerilimi düzeni Şekil-2.39’da görülmektedir. T1 tranzistorunun geçidi ile toprak arasındaki gerilim farkı referans olarak alınırsa Vref = VGSE − VGSD (2.83) elde edilir. E indisi kanal oluşturmalı, D indisi de kanal ayarlamalı tranzistorları belirtmek için kullanılmıştır. Devrede görülen işlemsel kuvvetlendirici, negatif geribesleme ile T1 ve T2 tranzistorlarının aynı koşullar altında çalışmalarını sağlar. Referans geriliminin sıcaklığa bağımlılığı incelenirse dVref dT = d (V − VGSD ) dT GSE 2.41 dVref dT = d ⎛ 1 1 d ⎜ − VTE − VTD ) + ( dT kD 2 I ⎝ kE ⎞ dI ⎟ ⎠ dT (2.84) I ⎛ 1 1 dµ D 1 1 dµ E ⎞ ⎜ ⎟ + − 2 ⎝ k D µ D dT k E µ E dT ⎠ bulunur. Bu bağıntıdaki terimlerin tek tek sıcaklığa bağımlılıkları incelenebilir. İkinci terimin sıcaklığa bağımlılığa etkisi kE = kD yapılarak, yani µE .(W/L)E = µD .(W/L)D alınıp sıfıra eşitlenerek ortadan kaldırılabilir. Birinci ve üçüncü terimlere ilişkin değişimlerin ise zıt yönde oldukları fark edilebilir. Bu ise devrenin çıkış geriliminin sıcaklığa bağımlılığının azalacağını göstermektedir. Eşikaltı iletim karakteristiği kullanılarak CMOS gerilim referansı elde edilmesi MOS tranzistor çok düşük akımlarda çalışırken, geçit altındaki kanalda difüzyon akımı baskındır; yani eleman zayıf evirtimde yahut eşikaltı çalışma bölgesinde çalışır. Akımın kanal genişliğinde mil başına 10µA’den küçük kalması durumunda, klasik bağıntılar geçersiz olur. Bu bölgede ID savak akımı geçit ve savak gerilimlerine üstel bağımlılık gösterir. +VDD I1 T1 + ∆V + V1 - + V2 - I2 T2 Şekil-2.40. Eşikaltı iletim karakteristiği yardımıyla gerilim referansı üretilmesi. 2.42 Zayıf evirtimde çalışan iki MOS tranzistor Şekil-2.40’da gösterildiği gibi iki akım kaynağı ile kutuplansın. Tranzistorların üzerinde düşen gerilimlerin farkı sıcaklıkla orantılı olur. V1 ve V2 >> kT/q şartı altında, bu fark gerilimi AX = n. k ⎡ I 1 .(W / L) 2 ⎤ .ln⎢ ⎥ q ⎣ I 2 .(W / L) 1 ⎦ (2.85) olmak üzere ∆V = V1 − V2 = A X . T (2.86) bulunur. Burada n prosese bağlı bir parametredir. Elde edilen gerilim pozitif sıcaklık katsayılıdır; sıcaklık katsayısı +1500 ppm/oC mertebesinde olur. Bu ilkeye dayanarak oluşturulan band aralığı referansı benzeri bir referans gerilimi üretecinin yapısı Şekil-2.41’de görülmektedir. Devrede ∆V geriliminin pozitif + VBE - I2 I1 + V1 - IB T1 + Vref - +VDD + V2 T2 ISS = I1 + I2 -VSS Şekil-2.41. Eşikaltı iletim karakteristiğine dayanılarak gerçekleştirilen gerilim referansı devresi. sıcaklık katsayısı, bipolar tranzistorun VBE geriliminin negatif sıcaklık katsayısını kompanze etmektedir. Bipolar tranzistor, CMOS yapıdaki taban npn tranzistoru ile gerçekleştirilmiştir. Devredeki akım kaynakları I 1 = I SS − I 2 >> I 2 2.43 şartı sağlanacak, yani akım seviyeleri eşit olmayacak biçimde çalıştırılırlar. Böylece Vref = V BE + V1 − V2 = V BE + A X . T (2.87) olur. Bağıntıdan fark edilebileceği gibi, oluşturulan referans üreteci band aralığı referansına benzemektedir. Yapının çıkış geriliminin sıcaklık katsayısı, -55oC ≤ T ≤ 100oC aralığında 100ppm/oC değerinden küçük tutulabilir. VT = kT/q referansı +VDD T2 T1 Vref I I + _ -VSS Şekil-2.42. Düşey bipolar tranzistorlarla VT referansı gerçekleştirilmesi. CMOS yapıda bulunan düşey (taban) npn tranzistorların kullanılmasıyla gerçekleştirilen bir kT/q referansı Şekil-2.42’de görülmektedir. Bu devredeki akım kaynakları ve işlemsel kuvvetlendirici CMOS yapılarla gerçekleştirilmiştir. Taban tranzistorlarının emetör kesit alanları A1 (T1 ) ve A2 (T2) ile gösterilsin. Bu kesit alanları arasındaki ilişkinin A1 = K . A2 (2.88) olması halinde, devrenin çıkış gerilimi Vref = olur. k.T .ln( K ) q (2.89) 2.44 +VDD T4 T2 T3 T1 + Vref Şekil-2.43. Enine npn tranzistorlarla VT referansı gerçekleştirilmesi. R CMOS yapıda bulunan enine npn tranzistorların kullanılmasıyla gerçekleştirilen bir kT/q referansı Şekil-2.43’de verilmiştir. p kuyulu bir CMOS yapıda, Şekil-2.28’den de fark edilebileceği gibi, kaynak (n), kuyu (p) ve savak (n) bölgeleri enine bir bipolar tranzistor oluşturmaktadır. Bunlardan yararlanılarak kurulan kT/q referansı devresinde tranzistorların emetör kesit alanlarının A1 = K . A3 ve PMOS tranzistorların (W/L) oranlarının eş olması halinde, devrenin çıkış gerilimi için Vref = k.T .ln( K ) q (2.90) elde edilir. Kendiliğinden kutuplamalı yapı olarak kurulan bu devrede, tüm kendiliğinden kutuplamalı devrelerde olduğu gibi, başlatma problemi vardır ve devreye bir başlatma devresinin eklenmesi gerekmektedir. Şekilden fark edilebileceği gibi üstteki akım aynası nedeniyle tranzistorlardan akacak akımlar eşit olmaya zorlanmaktadır. Bunun yanısıra, bipolar tranzistorların akımları arasında üstel bir bağıntı bulunur. Bu iki karakteristiğin iki ortak çözümü vardır. Bu çözümler Şekil-2.44’de gösterilmiştir. Şekilden fark edilebileceği gibi, Q ile gösterilen çözüm sıfır noktasında ortaya çıkmaktadır ve bu konum istenmeyen bir çalışma noktasıdır. P ile gösterilen çözüm ise devrenin gerçek çalışma noktası olmaktadır. Başlatma devresi ile devrenin daima P noktasında çalışması sağlanır. 2.45 IC3 P IC3 = I C1 Q IC1 Şekil-2.44. Kendiliğinden kutuplamalı VT referansının çalışma noktası. VT = kT/q referansının zayıf evirtimde elde edilmesi +VDD T4 T2 T3 T1 + R Vref - Şekil-2.45. Zayıf evirtimde çalışan MOS tranzistorlarla VT referansı. Zayıf evirtimde çalışan MOS tranzistorların akım-gerilim karakteristiklerinin üstel olmasından yararlanılarak kT/q referansı devresi gerçekleştirmek mümkündür. Bu şekilde çalışan bir referans gerilimi üreteci Şekil-2.45’de görülmektedir. Devrede yer alan T1 ve T3 NMOS tranzistorları zayıf evirtimde (eşikaltında), T2 ve T4 PMOS tranzistorları ise kuvvetli evirtimde çalıştırılmaktadır. A1 = (W/L)1 , A2 = (W/L)2 , A3 = (W/L)3 ve A4 = (W/L)4 olmak üzere devrenin çıkış gerilimi hesaplanırsa 2.46 Vref = k . T ⎡ A1 A4 ⎤ ln . ∆VT q ⎢⎣ A3 A2 ⎥⎦ (2.91) elde edilir. Bu bağıntıdaki ∆VT büyüklüğü, T1-T3 tranzistorlarının üzerlerinde düşen gerilimler arasındaki dengesizliği göstermektedir. Fark edilebileceği gibi, Vref gerilimi R direncinden bağımsızdır. Taban pnp tranzistorlar yardımıyla VT üreteci Taban npn tranzistorlarıyla kurulan kT/q referansı üretecinin benzeri, p tabanlı CMOS teknolojisindeki taban pnp tranzistorları yardımıyla da gerçekleştirilebilir. Bu şekilde gerçekleştirilen bir yapı, Şekil-2.46’da verilmiştir. Yapı, kT/q referanslı akım kaynağı olarak çalışır. Yapıda bulunan T1 -T2 taban pnp tranzistorlarının emetör kesit alanları 1:n oranında seçilmiştir. T3, T4 , T5 ve T6 tranzistorları ile kurulan akım kaynağı, iki koldan akan akımları eş olmaya +VDD T6 T7 T5 I I I T3 T4 R 1 T1 n T2 Şekil-2.46. Taban pnp tranzistorlarıyla VT üreteci gerçekleştirilmesi. zorlar. Bu durumda tranzistorların baz-emetör gerilimleri arasındaki ∆VBE farkı R direncinin üzerindeki gerilime eşit olur. Böylece, elde edilecek akım I= k .T .ln( n ) q. R bağıntısıyla hesaplanabilir. (2.92) 2.47 VT ısıl geriliminin sıcaklık katsayısı pozitiftir. Yine, devrede yer alan difüzyonlu direnç de pozitif bir sıcaklık katsayısı gösterir. Devrenin çıkış akımının sıcaklık katsayısı hesaplanırsa TCVT = 1 dVT VT dT TC R = 1 dR R dT (2.93) olmak üzere TC I = TCVT − TC R (2.94) bulunur. Bağıntıdan fark edilebileceği gibi, VT refaransı devrelerinde çıkış büyüklüğünün sıcaklık katsayısı, iki pozitif büyüklüğün farkı biçimindedir. Bu nedenle, VT referansı devrelerinde sıcaklık katsayısı düşük değerli olur. Devrede T3 ve T4 tranzistorlarının VGS gerilimleri arasında oluşacak bir dengesizlik, R direnci üzerindeki gerilim düşümü 100mV’lar mertebesinde olduğundan, büyük çıkış akımı dengesizliğine neden olabilir. Yine, tranzistorların VDS gerilimlerinin farklı olması nedeniyle, kanal boyu modülasyonu etkisi ortaya çıkar ve akımlar biririnden farklı olabilir. VGS dengesizliklerini azaltmak üzere, pratikte, büyük tranzistor geometrileri kullanılır. Kanal boyu modülasyonunun etkisinin azaltılması için de kaskod akım kaynağı veya Wilson akım kaynağı yapılarının kullanılması yoluna gidilir. İyileştirilmiş Wilson akım kaynağı kullanılarak gerçekleştirilen bir yapı Şekil2.47’de görülmektedir. T5 +VDD T6 T11 T7 T8 T9 T10 T3 T4 T12 IO R T1 1 T2 n -VSS Şekil-2.47. Wilson akım kaynakları ile devrenin özelliklerinin iyileştirilmesi. 2.48 VBE referansı +VDD T4 T5 T3 I IO I T1 T2 R T6 -VSS Şekil-2.48. Taban pnp tranzistoruyla VBE referansı. p tipi tabandaki parazitik tranzistorlardan yararlanılarak gerçekleştirilen bir VBE referansı devresi Şekil-2.48’de gösterilmiştir. Devredeki T1, T2, T3 ve T4 tranzistorları ile yapıya geribesleme uygulanmaktadır. pnp tipi T1 bipolar tranzistor ile R direncinden akan akımlar, yapının zorlaması nedeniyle, birbirine eşittir. Böylece, devreden hareketle I .R = VBE = k .T ⎛ I . ln⎜⎜ q ⎝ IS ⎞ ⎟⎟ ⎠ (2.95) yahut I= V BE R (2.96) yazılabilir. Bipolar tranzistorun VBE baz-emetör gerilimi oldukça iyi kontrol edilebilen bir parametredir; bu gerilim %5 hata ile belirlenebilmektedir. Bu tür bir yapının başlıca sakıncası, VBE geriliminin negatif sıcaklık katsayısı nedeniyle ortaya çıkmaktadır. Şekilde verilen devre için çıkış akımının sıcaklık katsayısı hesaplanırsa TCVBE = 1 dV BE V BE dT (2.97) olmak üzere TC I = TCVBE − TC R elde edilir. (2.98) 2.49 Yapıda yer alan difüzyonlu direncin sıcaklık katsayısı pozitiftir. (2.98) bağıntısı uyarınca VBE geriliminin negatif sıcaklık katsayısı ile direncin pozitif sıcaklık katsayısı birbirine eklenecek biçimde biraraya gelmektedir. Bu nedenle, çıkış akımının sıcaklık katsayısının çok yüksek değerli ve negatif olacağı açıktır. Band-aralığı referansı CMOS tekniğinde bulunan bipolar tranzistorlardan yararlanılarak bipolar tekniğinden bilinen band-aralığı referansının bu teknikle gerçekleştirilmesi mümkündür. Bilindiği gibi, VBE geriliminin sıcaklık katsayısı negatif, kT/q ısıl geriliminin sıcaklık katsayısı ise pozitiftir. Bu iki zıt yönlü değişimin VO = V BE + K .VT (2.99) şeklinde bir gerilim oluşturacak şekilde biraraya getirilmesi halinde, K nın uygun bir değerinde ve belirli bir T0 çalışma sıcaklığında VO geriliminin sıcaklık katsayısı sıfır olur. Bu şartın sağlandığı gerilim, Si malzemenin yasak enerji bandı gerilime eşit olması nedeniyle, yapı band aralığı gerilimi referansı olarak isimlendirilmektedir. P tabanlı CMOS teknolojisindeki taban pnp tranzistorlarından yararlanılarak gerçekleştirilen bir band aralığı referansı üreteci Şekil-2.49’da verilmiştir. Şekilden fark edilebileceği gibi, VBE ve kT/q nun uygun katsayılarla çarpılıp toplanmasıyla band aralığı referansı elde edilmektedir. Devrenin sıcaklık katsayısı, tasarımın yapıldığı T0 sıcaklığında sıfır, bunun dışındaki sıcaklıklarda da çok düşük değerli olur. x büyüklüğü, çıkış geriliminin kT/q ya bağlı bileşenini ayarlar. MOS yapılarda işlemsel kuvvetlendiricinin giriş dengesizliği ve giriş dengesizlik geriliminin sıcaklıkla sürüklenmesi yüksek olur ve bu çıkış gerilimini olumsuz yönde etkiler. 2.50 +VDD T4 T3 T5 T7 T6 T8 IO= T9 VO=VBE+x.VT.ln(n) T10 + R12 T11 _ T1 VO ___ T2 R T12 1 T13 n x.R R12 T14 -VSS n Şekil-2.49. Taban pnp tranzistorlarıyla band aralığı referansı. Düşey (taban) bipolar tranzistorlarıyla gerçekleştirilen band aralığı referansı devresi + + R1 V1 - T6 T2 T4 R2 T1 T3 +VDD + VBE + Vref V2 - - T5 -VSS Şekil-2.50. Taban npn tranzistoruyla band aralığı referansı. 2.51 CMOS yapıda bulunan taban tranzistorlarından yararlanılarak gerçekleştirilen bir band aralığı referansı devresi Şekil-2.50’de verilmiştir. Bu yapıda T2-T4 tranzistorları zayıf evirtimde (eşikaltı bölgesi , bkz. Bölüm-9) çalıştırılmaktadır. Bu nedenle, R1 direncinin üzerindeki gerilim düşümü V1 = I D1 . R1 = k . T ⎛ ( W / L) 2 ⎞ k . T ⎛ A2 ⎞ .ln⎜ .ln⎜ ⎟ = VGS 4 − VGS 2 ⎟= q q ⎝ A4 ⎠ ⎝ ( W / L) 4 ⎠ (2.100) olur. R2 direncinin uçlarındaki V2 gerilimi V2 = I D5 . R2 = ( W / L) 5 A I D1 . R2 = 5 I D1 . R2 ( W / L) 1 A1 (2.101) şeklinde yazılabilir. Buradan hareket edilir ve devreden yararlanılırsa, Vref gerilimi için Vref = V BE + V2 = V BE + A5 R2 k . T ⎛ A2 . A3 ⎞ R2 .ln⎜ ⎟ A1 R1 q ⎝ A4 . A1 ⎠ (2.102) bulunur. Fark edilebileceği gibi, devre band aralığı referansı devresi olarak çalışmaktadır. Enine bipolar tranzistorlarla gerçekleştirilen band aralığı referansı devresi CMOS yapıda yer alan enine bipolar tranzistorlardan yararlanılarak da band aralığı referansı devresi gerçekleştirilebilir. Bu tür bir yapı, Şekil-2.51’de görülmektedir. Şekil-2.51’deki yapıda A<1 alınmıştır; böylece IB1 << IR, dolayısıyla, IR akımının baz akımından etkilenmesi azaltılmış olur. R1 direncinin uçlarında ∆V BE = V BE 1 − V BE 2 = kT .ln( K ) q (2.103) gerilimi oluşur. Devrenin Vref çıkış gerilimi hesaplanırsa Vref = VBE 2 + bulunur. kT ⎛ R2 ⎞ ⎜1 + ⎟.ln( K ) q ⎝ R1 ⎠ (2.104) 2.52 +VDD T4 T3 + Vref R2 T1 T2 T8 - K.A1 A1 R1 T5 1 T6 T7 A -VSS Şekil-2.51. Enine npn tranzistorlarla band aralığı referansı. KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] [9] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul,1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul,1994. P.R. Gray, R.G. Meyer, Analysis and design of analog integrated circuits, John Wiley, 1984. R. Gregorian, G.C. Temes, Analog MOS integrated circuits for signal processing, John Wiley, 1986. A.B. Grebene, Bipolar and MOS analog integrated circuit design, John Wiley, 1984. F. Riedel, MOS Analogtechnik, Oldenburg Verlag, Wien, 1988. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. W. Sansen, Analog functional blocks, nonlinear analog functional blocks, Swiss Federal Institute of Technology, Intensive Summer Course, 1989. 3. 1 3. MOS İŞLEMSEL KUVVETLENDİRİCİLER İşlemsel kuvvetlendiriciler, genelde, gerilim kontrollu gerilim kaynağı işlevini yerine getirirler. İdeal işlemsel kuvvetlendiricide gerilim kazancı sonsuz, giriş direnci sonsuz, çıkış direnci sıfır, band genişliği sonsuzdur; sıcaklığa bağımlılık ve distorsiyon sorunları yoktur. Pratikte, bu özelliklere yaklaşılmaya çalışılır. MOS teknolojisiyle gerçekleştirilen işlemsel kuvvetlendirici yapılarında temel özellikler: 1.Kazanç Kd = 100... 105 (40dB-100dB) 2.Sınırlı lineerlik bölgesi: VO = Kd . (VP -VN ) lineer bağıntısı VO çıkış geriliminin sınır değerleri arasında, başka bir deyişle VDD nin bıraz altı ile -VSS nin biraz üstü arasinda geçerli. 3.dengesizlik gerilimi MOS yapılarda 5 - 15 mV mertebesinde, 4. kazanç-band genişliği çarpımı 1 - 10 MHz , 5. yükselme eğimi 1 - 20 V/µsn, 6. çıkış direnci açık çevrimde 0.1Ω-5kΩ değerleri arasında, 7. gürültü gerilimi 10 - 50 µV (bipolarda 3-5µV). 8. besleme kaynağındaki değişimleri bastırma 60-80dB 9. Dinamik aralığı 90dB başlıkları altında özetlenebilir. MOS işlemsel kuvvetlendiricilerin performansı klasik bipolar yapılara göre farklılık gösterir. En önemli temel fark, MOS yapılarda kuvvetlendiricilerin yükünün tam olarak belirlenmiş ve kapasitif olmasıdır. Bu kapasitif yük, genelde, birkaç pF mertebesindedir. 3.1. CMOS işlemsel kuvvetlendirici Temel CMOS işlemsel kuvvetlendirici yapısı Şekil-3.1a'da verilmiştir. Bu yapı, Şekil-3.1b'de verilen ve bipolar tekniğinden bilinen iki kazanç katlı işlemsel kuvvetlendirici yapısına karşı düşer. MOS işlemsel kuvvetlendirici tasarımında yapının performansını olumsuz yönde etkileyebilecek temel özellikler: 3. 2 1. Kazancın sonlu olması, 2. Lineerlik bölgesinin sonlu olması, 3. dengesizlik gerilimi, 4. frekans eğrisi, 5. gürültü alt başlıkları altında sıralanabilir. +VCC +VDD IO1 IO1 IO2 IO2 + + Vi Vi CC T1 - CC VO T2 T1 - T6 T6 T3 T4 VO T2 T3 -VSS T4 -VEE (a) (b) T5 T8 T7 +V DD I7 IO VO T1 I6 T2 IB T6 T3 T -V SS (c) Şekil-3.1. a) İki kazanç katlı CMOS işlemsel kuvvetlendirici, b) yapının bipolar tekniğindeki karşılığı, c) gerçekleştirme devresi Devrenin açık çevrim kazancı, kazanç katları için verilen yöntemle kolayca hesaplanabilir. MOS tranzistorun giriş direncinin çok yüksek olması nedeniyle ilk kat ikinci kat tarafından yüklenmez. Gerilim kazancı iki katın kazançları ayrı ayrı hesaplanarak bulunabilir. İlk katın gerilim kazancı hesaplanırsa 3. 3 KV 1 = g m1 go2 + go4 (3.1) bulunur. Burada gm1 giriş tranzistorlarının eğimi, gO2 ve gO4 de tranzistorların çıkış iletkenlikleridir. Benzer şekilde hareket edilirse, ikinci katın kazancı da KV 2 = - g m6 go6 + go7 (3.2) olarak elde edilir. Toplam kazanç bu iki kazancın çarpımı olur. Bu tür yapılarda birkaç bin mertebesinde gerilim kazancı sağlanması istenir. her bir kat 50 civarında kazanç sağlar. Bu tür yapılar genellilkle anahtarlanmış kapasiteli süzgeçlerde kullanılırlar ve bu civardaki kazanç söz konusu uygulama alanı için yeterli olur. 3.1.1. CMOS işlemsel kuvvetlendiricilerde dengesizlik CMOS işlemsel kuvvetlendiricilerde çıkışı sıfıra getirecek dengesizlik geriliminin iki bileşeni bulunur. Bunlardan birincisi, uygun olmayan boyut ve kutuplama nedeniyle ortaya çıkan sistematik dengesizlik, ikincisi ise imalat toleranslarından kaynaklanan rastgele dengesizliktir. Sistematik dengesizlik T5 T8 T1 IO/2 T7 IO I7 T2 I6 VO T4 Vi2 T6 IO/2 IB T3 -VSS IG I6 T2 T1 +VDD I7 IO IO/2 VO1 T7 8 IO/2 IB T3 T5 +VDD T + VGS3 - T4 + VGS6 - Şekil-3.2. CMOS işlemsel kuvvetlendiricide sistematik dengesizlik T6 -VSS 3. 4 MOS işlemsel kuvvetlendiricilerde kat başına sağlanan gerilim kazancı düşüktür, dolayısıyla ikinci kat da dengesizlik üzerine etkilidir. İlk katın girişleri Şekil-3.2'de gösterilen biçimde referans noktasına bağlansın, yani topraklansın. T1 T5 tranzistorları ile kurulmuş olan giriş fark kuvvetlendiricisi asimetrik çıkışlı, yapının T6-T7 tranzistorlarıyla kurulmuş bulunan çıkış katı da yine asimetrik çıkışlıdır ve T7 tranzistoru aktif yük görevini üstlenmektedir. İdeal durumda her iki giriş ucunun da toprak potansiyelinde bulunması nedeniyle, VO çıkış gerilimin ve buna bağlı olarak IG akımının sıfır, dolayısıyla da T6 ve T7 tranzistorlarının savak akımlarının I6 = I7 olması gerekir. Yapıda, aynı geçit-kaynak gerilimi altında aynı savak akımı aktığından, T4 tranzistorunun savağındaki gerilim T3 tranzistorunun savak gerilimine eşit olur. Dolaysıyla her iki tranzistorun VDS gerilimleri aynıdır. Bu gerilim ise T6 tranzistorunun VGS geçit-kaynak gerilimine eşittir. Oysa, T6 tranzistorunun çıkış gerilimini sıfır yapmak üzere gereksinme gösterdiği geçit gerilimi bundan farklı olabilir. Bu nedenle,T3, T4 ve T6 nın akım yoğunlukları, bu üç elemanda aynı olacak biçimde W/L oranlarının seçilmesi zorunlu olur. Devrede denge durumunda (W / L )1 = (W / L )2 ve (W / L )3 = (W / L )4 V DS 3 = V DS 4 olduğundan tüm akım ve gerilimler simetriktir. V GS 3 = V GS 6 ise I 6 = I 7 , I G = 0 ve V DS 6 = 0 − (− V SS ) = V SS olur. Bu şart yerine gelmiyorsa IG ≠ 0 olur ve bir dengesizlik oluşur. Bu dengesizlik sistematik dengesizlik olarak isimlendirilir.VGS6 'nın çıkışı sıfıra getiren değerini VGS6M ile gösterelim. Böylece giriş dengesizlik gerilimi 3. 5 V OS = V GS 6 - V GS 6 M V GS 3 - V GS 6 M = Kd Kd biçiminde ifade edilebilir. Bu bağıntıda Kd giriş katının fark işaret kazancını göstermektedir. Elemanların doymada oldukları varsayılır ve kanal boyu modülasyonu da ihmal edilirse ⎛ ⎞ 2.⎜ I O ⎟ ⎝2⎠ V GS 3 = V DS 3 = V GS 4 = V DS 4 = V TN + k n '.(W/L )3 yazılabilir. Benzer şekilde T6 için V GS 6 = V TN + 2. I 6 k n '.(W/L )6 elde edilir. I6 = I7 ve VGS6 = VGS3 olması gerektiğinden V GS 3 = V TN + 2. I 7 k n '.(W/L )6 olur. Böylece (W / L )3 ( I O / 2) = (W / L )6 I7 şartı elde edilir. T5 ve T7 tranzistorlarının geçit-kaynak gerilimleri birbirine eşittir. Kanal boyu modülasyonunun da ihmal edilebileceği gözönünde tutulursa (W / L )5 IO = (W / L )7 I7 bulunur. Bütün bunların biraraya getirilmesiyle (W / L )3 (W / L )4 1 (W / L )5 IO = = . = ) ) ) (W / L 6 (W / L 6 2 (W / L 7 2. I 7 şartı elde edilir. (3.3) 3. 6 Rastgele dengesizlik Rastgele dengesizlik. tranzistorların eşik gerilimleri ve W/L oranları arasında imalat toleransları nedeniyle ortaya çıkan farklılıktan ileri gelir. T1 - T2 giriş tranzistorlarının ve T3 -T4 yük tranzistorlarının geometrisindeki (W/L oranlarındaki) toleranslar nedeniyle aynı kutuplama şartları altında bu tranzistorların savak akımları, yahut prosesteki farklılıklar nedeniyle aynı savak akımı için gereken kutuplama gerilimleri, dolayısıyla eşik gerilimleri farklı olabilir. İlk önce T3-T4 yük tranzistorlarının akımlarının aynı kutuplama şartları altında farklı oldukları varsayılsın. Bu durumda, tranzistorların akımları I3 = 1 1 (1 - ε 1 ). I O ≠ I 4 = .(1+ ε 1 ). I O 2 2 olur. Bu dengesizliği düzeltmek için devrenin girişine uygulanması gereken fark giriş gerilimi V OS 1 = ε1 . I O g mi (3.4) değerindedir. Giriş dengesizlik geriliminin VOS1 bileşenini azaltmak üzere giriş tranzistorlarının eğimlerinin artttırılması yahut IO kutuplama akımının azaltılması gerekir. İkinci adımda giriş elemanlarının boyutları ve eşik gerilimleri dengesiz, yük elemanları ise dengeli olsun. Buna göre (W / L )1 = (1 - ε 2 ).(W / L )2 V T1 = V T 2 - ∆ V T yazılabilir. Eşik gerilimlerinin dengesizliğini gidermek üzere ∆VT farkı kadar bir dengesizlik geriliminin girişe uygulanması gerekli olur. Böylece giriş dengesizlik geriliminin bu ikinci bileşeni (3.5) V OS 2 = ∆ V Ti biçiminde ifade edilebilir. Giriş tranzistorlarındaki geometrik dengesizlikten ileri gelen dengesizlik için 3. 7 k1 2 ∆ I 1 = - ε 2 . I 1 = - ε 2 . .(V GS 1 - V T 1 ) 2 ε 2 .I O VOS3= gmi (3.6) yazılabilir. Bağıntıdan fark edilebileceği gibi, VOS3 bileşeni, VOS1 bileşeninde olduğu gibi, (W/L)1 oranı arttırılarak veya IO kutuplama akımı azaltılarak küçültülebilir. Her iki etken de (VGS1 -VT1) farkını azaltacak yönde etkisini gösterir. ∆VT farkı ise IO kutuplama akımı ve (W/L)1 oranından bağımsızdır. Yük tranzistorlarının eşik gerilimleri arasında oluşacak bir fark da giriş dengesizlik gerilimi üzerine etkili olur. Bu dengesizliği düzeltmek için girişe uygulanacak dengesizlik bileşeni V OS 4 = ⎛g ⎞ ∆ V T3-4 = ∆ V T3-4 .⎜ m3 ⎟ Kd1 ⎝ g m1 ⎠ (3.7) şeklinde ifade edilebilir. Bütün bunların biraraya getirilip düzenlenmesiyle rastgele dengesizliğe ilişkin dengesizlik gerilimi için ⎛ g m3 ⎞ V OS = ∆ V T1-2 + ∆ V T3-4 .⎜ ⎟ ⎝ g m1 ⎠ + (V GS -V T )1-2 ⎡ ∆ (W / L1-2 ) ∆(W / L3-4 ) ⎤ .⎢ ⎣ W / L1-2 2 W / L3-4 ⎥⎦ (3.8) bağıntısı elde edilir. Bu bağıntıda ilk terim giriş tranzistorları eşik gerilimleri arasındaki dengesizliği, ikinci terim yük elemanları eşik gerilimleri arasındaki dengesizliği vermektedir. W/L oranlarının uygun seçilip yük tranzistorlarının eğimleri giriş tranzistorlarının eğimlerinden küçük tutulursa, yük elemanlarının eşik gerilimlerinden ileri gelen dengesizlik terimi minimize edilebilir. Üçüncü terim ise giriş tranzistorları ve yük tranzistorlarına ilişkin W/L oranları arasındaki dengesizliğini vermektedir. Giriş tranzistorlarının düşük bir (VGS - VT) farkı ile çalıştırılmasıyla, bu terimi minimize etmek mümkündür. Pratikte (VGS - VT) farkı 50mV ile 100mV mertebesinde tutulur. 3. 8 3.1.2. Frekans kompanzasyonu dB -20dB/dek 20log|KVO| 20log|1/β1| -40dB/dek 20log|1/β2| -60dB/dek sp1 0 -90o sp2 sp3 ω ω -180o -270o φ Şekil-3.3. İşlemsel kuvvetlendiricinin açik çevrim kazanç-frekans ve faz-frekans karakteristiği. İşlemsel kuvvetlendiriciler, genellikle, negatif geribesleme uygulanarak çalıştırılırlar. Negatif geribesleme ile çalışmada en önemli sorun kararlılık sorunudur. İdeal işlemsel kuvvetlendiricide band genişliğinin sonsuz ve bu nedenle kuvvetlendiriciye osilasyon tehlikesi olmaksızın istenildiği kadar negatif geribesleme uygulanabilmesine karşılık, gerçek bir işlemsel kuvvetlendiricide durum değişiktir. Gereçek işlemsel kuvvetlendiricinin frekans band genişliği sonsuz değildir ve açık çevrimde çalışmada transfer fonksiyonunun yüksek frekanslar bölgesinde kutupları vardır. Gerçek işlemsel kuvvetlendiricinin genlik-frekans ve faz frekans eğrileri Şekil-3.3'de görülmektedir. Uygulanan bir negatif geribeslemenın frekans eğrisini ne şekilde etkileyeceği, yine Şekil-3.3 üzerinde gösterilmiştir. β1 kadar bir geribesleme uygulanması durumunda β.K >> 1 ise geribeslemeli durumdaki kazanç 1/β1 olur. Devrenin kararlı kalabilmesi için uygulanan negatif geribeslemenin hiçbir şekilde pozitife dönmemesi, başka bir deyişle kazanç 0 dB değerine ulaşana kadar hiç bir frekansta faz dönmesinin 180o olmaması gereklidir. Kazanç 0 dB değerini aldığında faz dönmesini 180o değerine tamamlayan değere faz payı adı verilir. Faz dönmesinin 180o olduğu frekansta kazancın 0dB ile olan farkına da kazanç payı 3. 9 ismi verilmektedir. Sistemin kararlı kalabilmesi için bu iki büyüklüğün de pozitif olması gereklidir. β1 kadar bir geribesleme uygulanması durumunda, şekilden de fark edilebileceği gibi, faz dönmesi 180o den az olur ve devre kararlı kalır. β2 kadar bir geribesleme uygulanması durumunda ise kesim frekansında faz dönmesi 180o den büyük olur ve devre osilasyon yapar, yani kararsız olur. β.KV çarpımına sistemin çevrim kazancı adı verilir. Devrenin kararlı olabilmesi için çevrim kazancının faz payının arttırılması gerekir. Bu işleme frekans kompanzasyonu adı verilir. Kompanzasyon yapılmadan, devrenin kazancı KVf < 1/βX yapılamaz, kuvvetlendirici osilasyon yapar. Frekans kompanzasyonu için en basit yöntem yapının band genişliğini daraltmaktır. Bunun için transfer fonksiyonuna bir düşük frekanslı bir baskın kutup yerleştirilir, böylece çevrim kazancı β.KV = 1 iken faz kaymasının 180oC'den küçük tutulması sağlanmış olur. En zor durum β=1 durumudur ki, bu durumda çevrim kazancı devre kazancına eşit olur. Kompanzasyonlu devre için elde edilen kazançfrekans ve faz-frekans eğrileri Şekil-3.4'de verilmiştir. Şekilden görülebileceği gibi, yapılan kompanzasyonla frekans eğrisinin en düşük açık çevrim kutbu frekansı olan ωP1 açısal frekansına kadar -20 dB/dekat yahut 6 dB/okt'lık bir eğimle düşmekte ve bu bölgede faz -90o olmaktadır. Kompanzasyonlu durumdaki baskın kutup öyle seçilir ki, ωP1 de kazanç 1, yani 0 dB, olur. Faz payı 45o olduğundan, sistem kararlı kalır. Buna göre, kompanzasyonlu devrenin açık çevrim baskın kutbu |s pD | = 1 .|s p1| KV (3.9) biçiminde yazılabilir. Baskın kutbu sPD olacak şekilde kompanze edilmiş ve frekans eğrisi Şekil-3.4'deki biçimde değişen bir kuvvetlendiriciye KVf > 1 olacak şekilde geribesleme uygulansın. Bu durumda elde edilecek frekans eğrisi Şekil-3.5'de verilmiştir. ωx açısal frekansında çevrim kazancı 1 olur. Faz payı ise 90o dir. Devrenin -3dB düşme noktası band genişliği ωx olduğuna göre, devreye gerekenden fazla kompanzasyon uygulanmış ve band genişliğinin fazlaca daraltılmış olduğu kolayca fark edilebilir. Bunun başlıca nedeni, devrenin birim kazanç band genişliğine göre kompanze edilmiş, ancak daha yüksek 3. 10 Şekil-3.4. Kompanzasyonlu durumda kazanç-frekans ve faz-frekans eğrileri. Şekil-.3.5. Kvf > 1 olması durumu. 3. 11 kazançta kullanılıyor olmasıdır. Genel amaçlı işlemsel kuvvetlendiricilerde frekans kompanzasyonu dışarıdan uygulanarak çeşitli kazanç değerleri için esneklik sağlanır. Tümdevre tekniğinde ise, özellikle geniş çapta tümleştirme söz konusu olduğunda bu yola başvurma olanağı bulunmamaktadır; zira dışarıdan eleman bağlanması söz konusu değildir. Daha etkin bir yöntem, önceki yapılarda yapıldığı gibi devrenin orijinal kutuplarına dokunulmadan transfer fonksiyonuna baskın kutup eklenmesi yerine, en düşük açık çevrim kutbu sP1'in devreye eklenecek bir ek kondansatör yardımıyla düşük frekanslar bölgesine kaydırılması yöntemidir. Bunun için sP1 kutbunun hangi elemanlar tarafından belirlendiğinin bilinmesi gerekmektedir. Daha yüksek frekanslı sP2 ve sP3 kutupları ise yapılan işlemden etkilenmezler. Kullanılacak kompanzasyon kondansatörü de genellikle bir MOS kapasite olarak kolaylıkla gerçekleştirilebilir. Bu durumda frekans eğrisi kompanzasyonsuz haldeki ikinci kutba, sP2 kutbuna, kadar -20dB/dek yahut 6dB/okt'lık bir eğimle düşmekte ve bu kutba ulaşıldığında kazanç 1 değerini, faz payı ise 45o değerinin almaktadır. Bu durumda elde edilen frekans ve faz eğrileri Şekil-3.6'da verilmiştir. Şekilden fark edilebileceği gibi, bu yöntemin uygulanmasıyla, önceki duruma göre daha büyük bir band genişliği elde edilmektedir. Daha büyük band genişliğine gereksinme duyulması durumunda ise, ileride ele alınacak olan özel ve yüksek performanslı işlemsel kuvvetlendirici yapılarından yararlanılmaktadır. Şekil-3.6. Kutup kaydırma yöntemi. 3. 12 Genel amaçlı kullanılmada frekans kompanzasyonu için başvurulan en yaygın yol, frekans eğrisinin en düşük açık çevrim kutbuna kadar -20dB/dek'lık eğimle düşmesini sağlamaktır. Bunun için genellikle ikinci kazanç katının giriş ve çıkış uçları arasına bir kompanzasyon kapasitesi bağlanır. Böylece, negatif kazançlı bu ikinci kazanç katı bir integratöre dönüştürülmüş olur. Yapı Miller integratörü oluşturduğundan, bu kompanzasyon Miller kompanzasyonu olarak isimlendirilmektedir. CC V2 +VP R1 gm1 .V1 +VN +VO C1 R2 C2 gm2 .V2 V1 = VP - VN Şekil-3.7. İki kazanç katlı işlemsel kuvvetlendiricinin küçük işaret eşdeğer devresi. Ele alınan iki katlı işlemsel kuvvetlendirici yapısının frekans analizi küçük işaret eşdeğer devresi yardımıyla yapılabilir. Küçük işaret eşdeğer devresi Şekil-3.7' de verilmiştir. Devrenin yüksek frekanslar bölgesinde iki kutbu ve sağ yarı düzlemde bir sıfırı vardır. Sıfır ve kutuplar s0 = CC (3.10) -1 (1+ g m2 .R2 ).C C .R1 (3.11) - g m 2 CC C 2 C1 + C 2 CC + CC C1 (3.12) s1 = s2 = g m2 şeklindedir. Bu sonuç bipolar tranzistorlu devreler için de geçerlidir. Ancak, eleman özellikleri açısından ele alındığında, iki yapı arasında belirgin farklar ortaya çıkar. Bipolar yapıda sP2 ve sO nun değerleri, eğimin yüksek olmasının bir sonucu olarak, yüksektir ve bunların getirdiği faz kayması işlemsel kuvvetlendiricinin birim kazanç band genişliği frekansında ihmal edilebilir. MOS tranzistorlu devrelerde ise böyle 3. 13 değildir. MOS tranzistorun eğiminin düşük olması nedeniyle sorun çıkar. sP2 ve sO işlemsel kuvvetlendiricinin ω1 = gm1/CC birim kazanç band genişliğine daha yakın olurlar. C1 << CC ve C2 şartı altında s2 ω1 g m2 . C C g m1 . C 2 g = m2 g m1 =- s0 ω1 olur. Sağ yarıdüzlemdeki sıfır birim kazanç band genişliğine iki katın eğimlerinin oranıyla bağlıdır. Fiziksel olarak kompanzasyon kapasitesi yüksek frekanslarda doğrudan doğruya ileri yönde bir işaret yolu oluşturur ve ikinci kat tranzistorunun geçidi ile savak ucunu kısa devre ederek bu tranzistoru diyot bağlı tranzistora dönüştürür. C1 ve C2 nin etkisi ihmal edilirse, alçak frekanslarda integratör işlevini yerine getiren ikinci kat tranzistoru, yüksek frekanslarda kompanzasyon kapasitesinin etkisiyle diyot bağlı tranzistor biçiminde ilk kata yük olarak gelir. Bunun direnci 1/gm2 olduğundan, yüksek frekanslarda kazanç gm1/gm2 biçimini alır. Bu kazancın işareti alçak frekanslardaki kazancınkinin tersidir; bu nedenle ,uygulanan kompanzasyon, herhangi bir negatif geribeslemeyi pozitif geribeslemeye çevirir. Sorunu gidermek üzere bir yaklaşım, çıkıştan geriye doğru kompanzasyon kapasitesi yolu üzerine bir kaynak izleyici koymak, böylece ileri yönde geçişi engellemektir. Ancak, bu yöntem fazla eleman ve kutuplama akımı gerektirir. Böyle bir yapı örneği Şekil-3.8'de verilmiştir. Daha basit bir yöntem, kompanzasyon kapasitesine seri bir sıfırlama direnci getirmektir. Bu yöntemin uygulanması, Şekil-3.9'da gösterilmiştir. Bu durumda devrenin sıfırı s0 = 1 ⎡ 1 ⎤ - RZ ⎥ C C .⎢ ⎣ g m2 ⎦ (3.13) bağıntısıyla verilmektedir. Bu bağıntıya göre, RZ = 1/gm2 yapıldığında, sıfır sonsuza kayar ve etkisi giderilir. RZ daha da arttırılırsa, sıfır sol yarıdüzleme kayar ve kuvvetlendiricinin faz payını iyileştirir. 3. 14 CC +1 V2 +VP R1 +VN +VO C1 gm1.V1 R2 C2 gm2.V2 V1 = VP - VN Şekil-3.8. Kompanzasyon yolu üzerine kaynak izleyici yerleştirilmesi. Diğer bir sorun kapasitif yüklenme sorunudur. Bu durumda baskın olmayan kutup ikinci katın eğiminin ilk katın eğimine oranına ve yük kapasitesinin kompanzasyon kapasitesine oranına bağlıdır. ÿlk ve ikinci kat eğimleri benzer ve yük kapasitesi ile kompanzasyon kapasitesi aynı mertebede ise, birim kazançta faz payı azalır. CC V2 +VP R1 +VN RZ gm1.V1 +VO C1 R2 gm2.V2 V1= VP - VN Şekil-3.9a. Sıfırlama direnci. C2 3. 15 Im artan RZ RZ = 0 Re Şekil-3.9b. Sıfırlama direncinin sıfıra etkisi 3.1.3. Kompanze edilmiş CMOS İşlemsel kuvvetlendiricinin geçici hal cevabı, yükselme eğimi CC _ gm1.Vin + +VO Şekil-3.10. Yükselme eğimini incelemek için kullanılan model. İşlemsel kuvvetlendirici, kompanzasyonlu durumda, ωPD << ω <<ωP1 aralığında çalıştırılsın. Bu aralıkta kuvvetlendiricinin giriş katı frekanstan bağımsız bir gerilim kontrollu akım kaynağı, ikinci kat ise CC kompanzasyon kapasitesi giriş ile çıkış uçları arasına bağlanmış ve davranışı frekanstan bağımsız olan ideal bir kuvvetlendirici ile temsil edilerek modellenebilir. Bu yoldan hareket edilerek oluşturulan model, Şekil-3.10 da verilmiştir. Devreden hareket edilirse VO çıkış gerilimi için 3. 16 V O (s) = g mi .V IN (s) s. C C (3.14) bağıntısı elde edilir. jω domenine geçilirse, devrenin kazancının modülü KV (jω ) = g mi (3.15) jω CC olur. sp2 >> ω1 şartı altında birim kazanç band genişliği ω1 = g mi (3.16) CC olur. Yapının transfer fonksiyonu KV (s) = KO s 1s p1 (3.17) biçiminde ifade edilebilir. Bu şekilde modellenen işlemsel kuvvetlendirici evirici yapısı içine alınarak yükselme eğimi incelensin. Devrenin girişine vin (t) = V 1 .u(t) şeklinde bir basamak gerilimi uygulansın. Bu durumda elde edilecek çıkış işareti t ⎡ vo (t) = - V 1 .u(t).K O .⎢1 - exp(τ ⎣ ⎤ )⎥ ⎦ (3.18) olur. Bağıntıdan fark edilebileceği gibi, girişe küçük genlikli bir basamak işareti uygulanması durumunda çıkış işareti üstel bir değişim göstermektedir. Girişe büyük genlikli bir işaret uygulanması durumunda ise doğrusal (sabit eğimli) bir yükselme ve düşme elde edilir. Başka bir deyişle, çıkış işaretinin değişim hızının alabileceği maksimum bir değer bulunmaktadır ve çıkış işareti en fazla bu hızla değişebilir. Çıkış işaretinin maksimum değişim hızı yükselme eğimi olarak isimlendirilir. Çıkış işaretinin küçük ve büyük genlikli giriş işaretleri için ne şekilde değişeceği Şekil3.11 'de gösterilmiştir. Yükselme eğimi, işlemsel kuvvetlendiricinin çalıştırıldığı devre yapısına göre farklılık gösterebilir. Bu bölümde, iki kazanç katlı kuvvetlendirici yapısının faz döndüren kuvvetlendirici ve gerilim izleyici olarak çalıştırılması durumları ele alınacaktır. 3. 17 R Vin _ + R +VO Vin kücük işaret t1 t t2 VO t büyük işaret yükselme eğimi VO Şekil-3.11. Çıkış işaretinin küçük ve büyük genlikli işaretler için değişimi. R +VDD T3 Vin CC T4 IO R IO _ T2 T1 kesimde V1 0 +VO + 0 IO -V1 -VSS Şekil-3.12. Faz döndüren kuvvetlendirici. Faz döndüren kuvvetlendirici yapısı içinde yer alan işlemsel kuvvetlendirici bloku Şekil-3.12'de verilmiştir. VIN giriş gerilimi 0 iken T1 ve T2 tranzistorları eşit 3. 18 gerilimlerle kutuplanmışlardır, bu nedenle bu tranzistorların akımları da birbirine eşit ve IO/2 değerinde olurlar. Girişe şekilde gösterilen yönde büyük genlikli bir basamak işareti uygulandığı varsayılsın. Bu durumda T1 tranzistoru iyice iletime sürülür ve IO akımının tümünü akıtır. T2 tranzistoru ise kesime sürülür ve akımı sıfır olur. T1 tranzistorundan akan IO akımı diyot bağlı T3 tranzistorundan ve akım aynası dolayısıyla yansıyarak T4 tranzistorundan da akar ve CC kondansatörünü doldurur. Sabit akımla dolan kondansatörün uçlarındaki gerilim zamanla lineer olarak, yani sabit eğimle, artar. Kompanzasyon kapasitesi, negatif kazançlı ikinci kazanç katı ile birlikte bir integral alıcı devre oluşturduğundan, çıkış işaretinin yükselme eğimi SR = IO dV O = dt maks CC (3.19) olur. Bilindiği gibi, kompanzasyon kapasitesinin değeri CC = g mi (3.20) ω1 bağıntısıyla, giriş tranzistorlarının eğimi ve seçilmiş olan birim kazanç band genişliği cinsinden ifade edilmektedir. Giriş katının eğimi g mi = W L µ .C OX . . I O (3.21) olduğundan, çıkış işaretinin yükselme eğimi SR = I O .ω 1 = ω1 . g mi IO W µ .C OX . L (3.22) olur. Faz döndüren kuvvetlendirici yapısının yükselme eğimi, bağıntıdan fark edilebileceği gibi, birim kazanç band genişliği arttırılarak, giriş katının kutuplama akımı arttırılarak, yahut giriş tranzistorlarının (W/L) oranları azaltılarak arttırılabilir. MOS tranzistorlarda eğimin değeri bipolar tranzistorlara göre çok düşüktür. Sağlanacak kazanç ve dengesizlik gibi olaylar ele alındığında, bu durum önemli bir sakınca oluşturmaktadır. Ancak, yükselme eğimi dikkate alındığında, MOS yapılarda elde edilebilecek yükselme eğiminin, aynı özellikteki bipolar işlemsel kuvvetlendiricidekinden daha yüksek değerler elde edilebileceği görülür. Bunun başlıca nedeni, verilen belirli bir birim kazanç band genişliği için (3.16) bağıntısı uyarında, eğimin düşük olmasından ötürü, bulunacak CC kompanzasyon kapasitesi değerinin daha küçük olmasıdır. 3. 19 Benzer bir inceleme, negatif yönde uygulanacak giriş basamak işaretleri için de yapılabilir. Yükselme eğimi SR = IO CC (3.23) olur. Gerilim izleyici (faz döndürmeyen kuvvetlendirici) için yükselme eğimi Vin V1 _ t + Vin - + +VO VO V1 t Şekil-3.13. Gerilim izleyici ve basamak yanıtı. Gerilim izleyici yapısı ve bunun basamak işaretine cevabı Şekil-3.13 'de verilmiştir. Şekilden kolayca izlenebileceği gibi, giriş işaretinin yükselen kenarına karşı düşen çıkış işaretinde ilk önce basamak şeklinde bir yükselme, daha sonra ise rampa biçimli sabit eğimli bir yükselme ile karşılaşılmaktadır. Giriş işaretinin düşen kenarına karşı düşen çıkış işareti ise, yükselen kenardakinden farklı olarak, yavaş ve sabit eğimli bir değişim izlemektedir. Bu iki durum ayrı ayrı ele alınsın. Faz döndürmeyen kuvvetlendiricinin , Şekil-3.14'deki gibi, bir giriş katı ve integratör olarak ele alınmış ikinci kazanç katı modeliyle temsil edildiği varsayılsın. Pozitif yöndeki giriş basamağına cevabı inceleyelim. IO akım kaynağına gelen eşdeğer dağılmış kapasite oldukça büyük değerlidir. T1 ve T2 tranzistorlarının kaynakları bunların kendi tabanlarına bağlıdır. Başka bir deyişle, bunlar p kuyulu olarak gerçekleştirilmişlerdir ve her birinin kendi tabanı bulunmaktadır. Bu şekilde oluşturulan tranzistorlarda kuyu ve esas taban arasında büyük değerli bir kapasitif etki ortaya çıkar. Öte yandan girişe uygulanan basamak biçimli gerilim sıçraması vi(t) = V1.u(t) biçiminde birim basamak fonksiyonu 3. 20 cinsinden verilebilir. Bu durumda T1 ve T3 tranzistorları kesimde, T2 tranzistoru iletimde olduğundan,T2 tranzistorundan IO + iw değerinde bir akım akar. Ortak kaynak noktasında Cw dağılmış kapasitesi ve IO akım kaynağının oluşturduğu empedans, T2 tranzistorunun kaynağından içeriye doğru bakıldığında görülen 1/gm2 empedansından çok büyük olur. Bu nedenle v w (t) = vin (t) +VDD T3 CC T4 IO+iw _ IO+i w T1 T2 Vin iw + IO CW T1, T 3, T4 kesimde -VSS T2 iletimde +VDD T3 VO CC T4 IO - i w IO - i w IO - i w T1 Vin CW iw _ T2 IO -V SS + VO T1 , T3 , T4 iletimde T2 kesimde Şekil- 3.14. Gerilim izleyicinin pozitif ve negatif gerilim sıçramaları için modellenmesi 3. 21 yazılabilir. Böylece Cw kapasitesinden akan ıw akımı i w (t) = C w dv w (t) dvin = Cw dt dt biçiminde ifade edilebilir. Girişe uygulanan basamak işaretine karşı düşen çıkış işareti değişimi 1 t ∫ ( I O + i w )dt CC 0 IO C w t dvin ∫ t + dt v o (t) = CC C C 0 dt v o (t) = v o (t) = IO Cw t + V 1 u(t) CC CC (3.24) olur. Bu bağıntıdaki ilk terim zamanla lineer değişen bir yükselme, ikinci terim ise ilk başta izlenen basamak biçimli yükselmeyi verir. Kuvvetlendiriciye negatif bir gerilim sıçraması uygulandığında, T2 tranzistoru kesime, T1, T3 ve T4 tranzistorları ise iletime sürülürler. Bu durumda iletime sürülen tranzistorlardan IO - ıw akımı akar. CC nin bir ucu görünürde toprak potansiyelinde, Cw ise Vw potansiyeli ile toprak arasında olur. Bu durumda çıkış işaretinin değişim hızı dv o I O - iw iw = = dt CC Cw Cw iw = I O Cc + C w dv o IO = dt CC + C w (3.25) biçiminde ifade edilebilir. Negatif yöndeki yükselme eğimi, yapının eşdeğerinde Cw dağılmış kapasitesinin bulunması nedeniye, IO/CC değerinden IO/(CC+Cw) değerine düşmekte, yani 1 + Cw/CC oranında azalmaktadır. 3. 22 3.1.4. CMOS işlemsel kuvvetlendiricilerde gürültü CMOS işlemsel kuvvetlendiricilerde gürültü, yapıda işaret yolu üzerindeki tranzistorların her biri için gürültü gerilimi kaynağı da dikkate alınarak incelenebilir. İki kazanç katlı işlemsel kuvvetlendirici yapısı için elde edilen gürültü eşdeğeri Şekil-3.15'de verilmiştir. Böyle bir yapıda, gürültü, eşdeğer bipolar yapıdakine göre 10 kat daha yüksektir. Yapıda yer alan üç kat, kat girişine indirgenmiş eşdeğer gürültü gerilimi yaknağı ve gürültüsüz kuvvetlendirici cinsinden ayrı ayrı modellenmiştir. T5 akım kaynağı tranzistorundan ileri gelen gürültü ise, işlemsel kuvvetlendiricinin CMRR ortak işareti bastırma miktarı oranında bastırılır ve etkisiz kılınır. +VDD vn3 T3 vn1 vin T1 vn4 T4 vn6 VA A vn2 T8 vo vn9 T9 vn7 T7 VB vnd vn8 T2 T5 vi T6 -VSS + Kd _ A KS vns B KO vno vo Şekil-3.15.İki kazanç katlı işlemsel kuvvetlendiricide gürültü eşdeğeri. 3. 23 Giriş tranzistorlarına ilişkin vn1 ve vn2 gürültü kaynaklarından A noktasına yansıyan gürültü, Kd = gm vA vA = = vn1 v n 2 g o 2 + g o 4 (3.26) gürültü kazancı ile ifade edilebilir. Benzer şekilde hareket edilerek, T3 ve T4 tranzistorlarına ilişkin vn3 ve vn4 gürültü kaynaklarından A noktasına kadar gürültü kazancı da tanımlanabilir. vn3 gürültü geriliminden yansıyan akım bileşeni i = g m3 . v n 3 olur. Bu bileşen T4 tranzistoru ile aynalanır. Böylece vA = g m3 .v n 3 go2 + go4 elde edilir. Benzer şekilde, T4 tranzistoruna ilişkin vn4 gürültü gerilimi için Kv = g m3 vA vA = = go2 + go4 vn3 vn4 (3.27) yazılabilir. Bütün bu gürültü kaynaklarının A noktasında oluşturacağı gürültü gücü dikkate alınır ve bu gürültüyü oluşturan gerilim fark kuvvetlendiricisinin girişine indirgenirse v 2A = K 2d .( v n12 + v n2 2 ) + K v2 .( v n3 2 + vn 4 2 ) olduğundan 2 2 nd 2 v = v n1 + v n 2 2 ( ⎛g ⎞ + ⎜⎜ m 4 ⎟⎟ . v n 3 2 + v n 4 2 ⎝ g m1 ⎠ ) (3.28) elde edilir. Bağıntıdan fark edilebileceği gibi, vnd2 'yi minimize etmek için n1 ve vn2 'nin etkilerinin düşük tutulması, ve gm4 << gm1 şartının sağlanması gerekli olmaktadır. Bu şartlardan ilkinin yerine gelebilmesi için T1-T2 çiftini oluşturan tranzistorların W.L yüzeyi ile bunların gm eğiminin büyük tutulması gerekir. Bu ise kırmık üzerinde yer kaybı ve ek güç harcaması anlamına gelmektedir. gm4 << 3. 24 gm1 şarının sağlanması için kutuplamanın elverdiği oranda yük tranzistorlarının L kanal boyu arttırılmalıdır. Bu ise, giriş ve yük tranzistorları için ayrılan yüzeyin belli olduğu varsayımı altında, T1 - T2 çiftine ayrılan alan büyük, T3-T4 çiftine ayrılan alanın kiçik tutulacağı anlamına gelir. Bir NMOS tranzistordaki 1/f gürültüsü, bir p kanallı tranzistordakine göre 3 defa kadar daha yüksek olur. İki kazanç katı arasında seviye öteleme amacıyla yerleştirilmiş olan ve T6T7 tranzistorları ile kurulan kaynak izleyici için benzer yoldan hareket edilerek eşdeğer gürültü gerilimi hesaplanırsa v 2ns = vn6 2 ⎛ g m7 ⎞2 2 + ⎜ ⎟ .vn7 g ⎝ m6 ⎠ (3.29) elde edilir. Bu eşdeğer gerilim, aşağıdaki biçimde işlemsel kuvvetlendiricinin girişine de indirgenebilir: v 2n = v 2nd + v 2ns K 2d olduğundan 2 2 nd 2 v = v n1 + v n 2 2 ( ⎛g ⎞ + ⎜⎜ m 4 ⎟⎟ . v n 3 2 + v n 4 2 ⎝ g m1 ⎠ 2 ⎡ ⎤ ⎛ g m7 ⎞ 2 ⎟ .vn 7 2 ⎥ ⎢v n 6 + ⎜ ⎜g ⎟ ⎢⎣ ⎥⎦ ⎝ m6 ⎠ + 2 Kd ) (3.30)) elde edilir. Bağıntıdan kolayca fark edilebileceği gibi, Kd2 >> 1 şartının sağlandığı alçak frekanslarda vns kolayca ihmal edilebilir. Kazancın düştüğü yüksek frekanslarda ise durum böyle değildir. Bu gürültü etkisini düşük düzeyde tutabilmek üzere gm6 eğiminin büyük tutulması gerekeceği kolayca fark edilebilir. İkinci kazanç katından ileri gelen gürültü ise önemli değildir ve eşdeğer giriş gürültü gerilimine katkısı ihmal edilebilir. 3. 25 3.2. Yüksek başarımlı işlemsel kuvvetlendiriciler Buraya kadar ele alınan basit iki kazanç katlı işlemsel kuvvetlendirici yapıları, daha çok, sC süzgeci yapılarına uygun topolojilerdir. Yüksek frekanslı aktif süzgeç yapıları, yüksek doğruluklu ve hızlı D/A ve A/D çeviriciler, enstrümantasyon kuvvetlendiricileri gibi uygulamalar söz konusu olduğunda, bu tür basit yapılar yetersiz kalırlar. Standart iki katlı yapının en önemli sakıncası, bu tür yapılarda kazancın düşük olmasıdır. İşlemsel kuvvetlendiricinin kazancı, kat kazançlarının çarpımı ile belirlenir. Ele alınmış olan iki katlı yapılarda açık çevrim kazancı 80dB kadar olur. Yapıya ek katlar yerleştirilerek kazancın arttırılması yoluna gidilmesi uygun bir çözüm değildir; zira, ek katlarla beraber transfer fonksiyonunun kutup sayısı da artar ve frekans kompanzasyonu zorlaşır. Bu nedenle, kazancın yükseltilmesi için yapıda değişiklikler yapılması gerekli olur. Bunun yanısıra, bazı uygulamalarda, band genişliğinin büyük olması da gerekebilir. Yüksek performanslı işlemsel kuvvetlendiriciler , yüksek değerde birim kazanç band genişliği (kazanç-band genişliği çarpımı) ve yükselme eğimi elde etmek üzere kullanılan yapılardır. Bu tür işlemsel kuvvetlendiriciler genellikle daha fazla güç harcarlar. daha önce de belirtildiği gibi, işlemsel kuvvetlendiriciler genellikle iki grupta incelenebilir: Bunlardan birincisi, geçiş iletkenliği kuvvetlendiricisi, ya da kısa adıyla OTA’dır. Bu tür yapıların çıkış direnci oldukça yüksektir. İkinci grup ise, çıkış direnci düşük olan işlemsel kuvvetlendirici yapılarıdır. Yüksek çıkış dirençli işlemsel kuvvetlendirici yapıları için tamponlanmamış (ayırıcı çıkış katı kullanılmamış) işlemsel kuvvetlendiriciler deyimi de kullanılmaktadır. İşlemsel kuvvetlendiricilere ilişkin bölümde buraya kadar ele alınan yapılar tamponlanmamış işlemsel kuvvetlendirici yapılarıdır. Tamponlanmamış işlemsel kuvvetlendiriciler düşük değerli yükleri süremezler. Bu nedenle, bazı özel uygulamalar için kapasitif yükleri ve düşük empedanslı yükleri sürmek üzere yararlanılabilecek yöntemlerin araştırılması gerekir. 3. 26 Yukarıda bahsedilen iki grup işlemsel kuvvetlendirici arasındaki temel fark, yüksek performanslı işlemsel kuvvetlendiricilerde kullanılan çıkış katı yapılarından ileri gelir. Bu çıkış katları sadece MOS tranzistorlarla kurulabileceği gibi, MOS tranzistorlar ve CMOS teknolojisinde bulunan bipolar tranzistorlardan yararlanılarak da oluşturulabilir. Devreye çıkış katı eklenmesi, açık çevrim transfer fonksiyonuna ek kutuplar gelmesine neden olur ki, bunun da frekans kompanzasyonunu zorlaştıracağı açıktır. Bazı uygulamalarda düşük gürültülü işlemsel kuvvetlendiricilere gereksinme duyulabilir. Düşük gürültülü işlemsel kuvvetlendirici elde etmek üzere,kuvvetlendiricinin giriş katında PMOS tranzistorlar kullanılır. Bu bölümde yüksek performanslı işlemsel kuvvetlendirici yapıları ele alınarak incelenecektir. 3.2.1. Ortak kaynak-ortak geçitli kuvvetlendirici ile işlemsel kuvvetlendirici gerçekleştirilmesi Bir çok uygulamada kat kazancının yeteri kadar büyük değerli olması, tek bir ortak kaynak-ortak geçitli kuvvetlendirici kullanılarak sağlanabilir. (Şekil3.16). Böyle bir çözümün yararı, tek bir kat ile daha iyi bir frekans eğrisi elde edilebilmesidir. Alçak frekanslarda çalışmada, devrenin sağladığı kazanç, iki katlı kuvvetlendiricinin sağladığı kazançla aynı olur. Ancak, yapıda çıkış düğümünün empedansı, iki katlı yapının çıkış empedansına göre gm.ro oranında yükseltilmiştir. Devrenin gerilim kazancı ise giriş tranzistorlarının eğimi ile çıkış düğümü empedansının çarpımıdir. Bu yapının sağladığı önemli bir yarar, baskın kutbun CL yük kapasitesi ile belirlenmesi, başka bir deyişle, bu kapasitenin aynı zamanda kompanzasyon kapasitesi işlevini yerine getirmesidir. İki kazanç katlı yapıda ise, daha önceki bölümlerde gösterildiği gibi, durum böyle değildir. İki katlı kuvvetlendiricide yük kapasitesinin arttırılması baskın olmayan kutbu etkiler ve faz payını azaltır. Burada ele alınan tek katlı yapıda ise yük kapasitesinin arttırılması faz payını iyileştirmektedir. Yapının transfer donksiyonunda T3 ve T4 kaskod tranzistorlarının ve akım kaynağı tranzistorlarının geçit-kaynak kapasitelerinden ileri gelen baskın olmayan kutup bulunur. Bunun frekansı tranzistorların geçiş frekansı mertebesindedir. 3. 27 +VDD IO ' VK2 T10 A IO ' B VK3 IO/2 IO/2 + VI - T1 I T11 T7 I T2 C IO D T8 VO T5 T6 T3 T4 CL T9 VK1 -VSS Şekil-3.16. Ortak kaynak- ortak geçitli kuvvetlendirici yapısı ile işlemsel kuvvetlendirici gerçekleştirilmesi. MOS tranzistorlarda geçiş frekansı fT = gm C gs şeklinde ifade edilir. Etkin kanal uzunluğunun 4µm, (VGS-VT) farkının birkaç yüz milivolt mertebesinde olması durumunda, baskın olmayan kutup birkaç yüz MHz mertebesinde olur. Giriş tranzistorlarının eğimlerinin uygun seçilmeleri durumunda, iyi bir faz payı ile yüksek değerli bir kapalı çevrim band genişliği elde edilebilir. Ancak, kaskod devrenin etkisiyle, çıkış işaretinin dalgalanma aralığının iki kazanç katlı yapıya göre biraz daha düşük olacağını belirtmekte yarar vardır. Şekil-3.16'daki yapıda T3-T8 tranzistorlarıyla oluşturulan blok, kompozit yükü oluşturur. Bu yük katlanmış yüktür; başka bir deyişle, eşlenik tranzistorlar kullanılmasıyla yük VDD geriliminden ayrılmış ve -VSS gerilimine götürülmüştür. Sükunet durumunda, IO akımı T1 -T2 tranzistorlarına eş olarak paylaştırılmaktadır. 3. 28 T10 - T11 tranzistorları VK1 gerilimi ile IO' akımını akıtacak biçimde kutuplanırlar. Böylece, I akımı I = IO ' - 1 IO 2 olur. Girişe bir ∆Vın gerilimi uygulansın. Bu durumda savak akımları +∆IO = gm1.∆Vin/2 kadar değişir. IO' akımı sabit kalır. Bu nedenle, I akımları da ±∆I kadar değişir. T3-T6 tranzistorları kaskod bir akım aynası oluştururlar. Böylece, T3-T5 deki değişim, T4-T6 koluna yansıtılmış olur. Böylece, işlemsel kuvvetlendiricinin çıkış gerilimi değişimi ∆ v o = g m1 . RO . ∆ vin ve kazancı da K v = - g m1 .RO (3.31)) olur. Yapının çıkış direnci ise RO = go2 g m6 . r o 6 1 ( g o 2 + g o11 ) + g m8 . r o8 (3.32)) biçiminde ifade edilebilir. RO.CL zaman sabiti transfer fonsiyonunun baskın kutbunu belirler: s p1 ( g + g o11 ) g o2 + o2 g .r o6 g m8 8. r o8 1 = m6 = C L RO CL (3.33)) Baskın olmayan kutuplar, A, B, C düğümlerindeki düşük empedans değerlerinin dağılmış kapasitelerle yüklenmeleriyle belirlenir. A düğümündeki etkin direnç 1/gm7 , B düğümündeki etkin direnç 1/gm8, C düğümündeki etkin direnç ise 1/gm6 + 1/gm4 değerindedir. Buna göre | s p 2 | ,| s p 3 | ,| s p 4 |>> | s p1 | olur. sp1 ve KVO açık çevrim kazancına bağlı olarak işlemsel kuvvetlendirici kararsız olabilir. 3. 29 3.2.2. Wilson (veya kaskod) akım kaynağı kullanılması +VDD T3 T1 T4 T2 I +V Iref -VSS Şekil-3.17. Wilson akım kaynağının yük olarak kullanılması. Kazancı arttırmanın diğer bir yolu, Wilson (veya kaskod) akım kaynağı devrelerinden yararlanmaktır. Kaskod akım kaynağının yük olarak kullanılışı Şekil3.17'de verilmiştir. Kaskod akım kaynağının çıkış direnci RO = r o 2 . g m2 . g m3 g m1 go3 + go biçiminde ifade edilir. Bu bağıntıda rO = 1/gO büyüklüğü Iref akım kaynağının çıkış direncini göstermektedir. Yapıda r o 2 . g m 2 >> 1 , RO >> 1 g o3 + g o olur. V geriliminin alabileceği en büyük değerde T2 tranzistoru doymada kalmalıdır. Buna göre v maks = V DD - 2.|V GS 3| +|V TP | 3. 30 olur. Kaskod akım kaynağının bir işlemsel kuvvetlendirici yapısında kullanılışı Şekil-3.18'de gösterilmiştir. T3-T6 tranzistorları , yine kaskod devre olarak düzenlenmiş olan fark kuvvetlendiricisinin yükünü oluştururlar. Bu yapıda (W / L )1 = (W / L )2 , (W / L )3 = (W / L )4 (W / L )5 = (W / L )6 , (W / L )7 = (W / L )8 olarak seçilir. Fark kuvvetlendiricisinin çıkış direnci 1 RO = go4 g m6 . r o 6 + (3.34) go2 g m8 . r o 3 bağıntısıyla ifade edilebilir. T3 T4 T5 T6 T7 T8 VK1 T12 T10 T14 VK2 CC T1 - +VDD T11 +VO T2 + T13 T9 VK3 -VSS Şekil-3.18. Wilson akım kaynağının işlemsel kuvvetlendirici yapısında kullanılması. g m 6 . r o 6 ve g m8 . r o8 >> 1 olması durumunda çıkış direnci RO >> 1 go4 + go2 olur. Fark kuvvetlendiricisinin sağladığı kazanç 3. 31 (3.35) KV = - g m1 . RO biçiminde yazılabilir. İkinci kat ise kaynak izleyici olarak düzenlenmiştir. Yapıdaki T14 tranzistoru kompanzasyon kondansatörüne seri olarak bağlanmıştır. Direnç bölgesinde çalışan bu tranzistor RZ sıfırlama direnci görevini üstlenmektedir. RZ sıfırlama direncinin MOS tümdevre tekniğinde daima bu şekilde çalışan bir tranzistorla gerçekleştirildiğini belirtmekte yarar vardır. Yapıda ek elemanlar kullanıldığı için, bu tür bir işlemsel kuvvetlendiricinin rastgele dengesizliği genellikle büyük olur. Yapıda, fark kuvvetlendiricisinin arkasına bir seviye öteleyici ve çıkış katı bloku bağlanmıştır. Seviye öteleyici ve CL yük kapasitesi nedeniyle devrenin transfer fonksiyonunda ek kutuplar ortaya çıkar; bu kutuplar baskın kutup değildir, ancak yapının band genişliğini sınırlayan birer etken olarak kendilerini gösterirler. CC = CL olması durumunda, band genişliği CL ile sınırlanır. 3.2.3. Tamponlanmış işlemsel kuvvetlendirici yapıları Basit iki kazanç katlı kuvvetlendirici yapısına bir çıkış katı eklenerek, devrenin sadece büyük değerli kapasitif yükleri değil, aynı zamanda düşük empedanslı yükleri sürmesi de sağlanabilir. Böyle bir devrenin blok şeması Şekil-3.19’da verilmiştir. İlk yapı, tamponlanmamış işlemsel kuvvetlendirici yapısını oluşturmaktadır. İkinci kat ise birim kazançlı bir çıkış katıdır. + VI - + _ V2 1 tamponlanmamı birim kazanclı işlemsel kuvvetlendirici çıkış katı VO Şekil-3.19. Yüksek performanslı işlemsel kuvvetlendirici yapısı. 3. 32 Tamponlanmamış işlemsel kuvvetlendiricinin iki kazanç katı olduğu düşünülecek olursa, eldeki üç katlı yapının nasıl kompanze edileceğinin belirlenmesi gerekir. Kompanzasyonsuz durumda işlemsel kuvvetlendiricinin açık çevrim kazancı VO ( s) KVO = ⎞⎛ s ⎞⎛ s ⎞ V I ( s) ⎛ s − 1⎟⎜ − 1⎟⎜ − 1⎟ ⎜ ⎝ s p1 ' ⎠⎝ s p 2 ' ⎠⎝ s p 3 ' ⎠ (3.36) şeklindedir. Burada sp1’ ve sp2’ büyüklükleri, tamponlanmamışm işlemsel kuvvetlendiricini kompanze edilmemiş durumdaki kutuplarını, sp3’ ise çıkış katının kutbunu göstermektedir. Burada sp1’< sp2’<sp3’ olduğu kabul edilecektir. Yapıda CL yük kapasitesi arttıkça sp3’ azalacak, RL arttıkça sp3 artacaktır. sp2 sp3' jω σ sp2' sp1' sp3 (a) jω sp3'=sp3 sp2' sp1 σ (b) Şekil-3.20. a) İkinci ve üçüncü kata, b) ikinci kata Miller kompanzasyonu uygulanması durumunda işlemsel kuvvetlendiricinin kutuplarının yer eğrileri. 3. 33 İkinci ve üçüncü kata Miller kompanzasyonu uygulanırsa, Şekil-3.20a’da görülen yeni kutuplar elde edilir. CC kapasitesinin değeri arttıkça, ikinci ve üçüncü kutuplar jω eksenine doğru bükülürler. Bu ise faz payının düşük olmasına neden olur. Miller kompanzasyonu sadece ikinci kata uygulanırsa, bu yeni durumda Şekil-3.20b’deki kutuplar elde edilir. Böylece kutupların jω eksenine doğru bükülmeleri ortadan kaldırılmış olur. Ancak, çıkış katının kutbu ise daha önceki yerinde kalır. Bu iki yaklaşımdan hangisinin seçileceği, faz payı için öngörülen değere bağlıdır. Şekil-3.21’de yukarıda blok şeması verilen yapının açık devre şeması görülmektedir. Şekildeki işlemsel kuvvetlendirici üç kattan oluşmaktadır. Giriş katı bir fark kuvvetlendiricisidir. Bu katın çıkışına bir ara kuvvetlendirici ile bir çıkış katı bağlanmıştır. T1,T3 ve T2,T4 eviricileri ara kuvvetlendiriciyi oluştururlar. Bu katın görevi kazancı ve kompanzasyonu sağlamak, ayrıca T5 ve T6 tranzistorlarını sürmektir. Çıkış katı ise birim kazanç sağlamak üzere düzenlenmiş bir geçiş iletkenliği katıdır. Devredeki iki eviricinin giriş-çıkış karakteristikleri Şekil-3.22’de görülmektedir. Şekildeki a ve b eğrileri sırasıyla T1, T3 ve T2,T4 eviricilerine ilişkin karakteristiklerdir ve bunlar T5 ile T6 tranzistorlarını sürmek üzere kullanılmaktadır. Şekilde belirtilen geçiş gerilimi VC = V B − V A şeklinde tanımlanmıştır. VA ve VB büyüklükleri, T5 ve T6’yı kesime sürecek olan evirici giriş gerilimleridir. Güç harcamasının düşük olabilmesi için VC geriliminin sıfırdan büyük olması gerekir; ancak, kabul edilemeyecek mertebedeki geçiş distorsiyonundan kaçınmak için, VC geriliminin çok büyük tutulmaması gerekir. Bu kriter, eviricilerin uygun boyutlandırılmasıyla yerine getirilebilir. Böylece, VC geriliminin sıfırdan büyük, ancak yeterince küçük olması da sağlanmış olur. Çıkış katı B sınıfında çalıştırıldığından, her bir evirici için ayrı bir frekans kompanzasyonu gerekli olur. MOS çıkış katı kullanan CMOS işlemsel kuvvetlendiricilere diğer bir örnek Şekil-3.23’de görülmektedir. Bu devre tamponlanmamış işlemsel kuvvetlendirici ile negatif geribeslemeli çıkış katı kombinezonundan oluşur. 3. 34 T7 T3 +VDD T4 T6 Iref VO C1 giriş katı RL C2 _ T1 + T2 T5 -VSS Şekil-3.21. Düşük empedanslı yükleri sürmeye elverişli CMOS işlemsel kuvvetlendirici. VO T1-T3 eviricisi VDD T2 AKTİF T2-T4 eviricisi T2 DOYMADA b a T1 DOYMADA T1 AKTİF VA VB VI Şekil-3.22. Şekil-3.21.’deki eviricilere ilişkin giriş-çıkış karakteristikleri. Devredeki tamponlanmamış işlemsel kuvvetlendiricinin çıkış katı, T16 ve T17 eviricilerini sürmek amacıyla kullanılmıştır. Devrede yer alan tamponlanmamış işlemsel kuvvetlendirici genellikle aktif yüklü bir fark kuvvetlendiricisidir. T16 ve T17 tranzistorları ise evirici katını oluştururlar. A1 kuvvetlendiricisi ile T6 tranzistoru, çıkıştaki gerilim dalgalanmasının pozitif yarıperiyodu için birim 3. 35 kazanç sağlar. A2 ile T6A ise aynı işlemi negatif yarıperiyotta gerçekleştirir. Çıkış katı AB sınıfında çalıştığından, devrenin negatif yarıperiyodu, pozitif yarıperiyodunun simetriği olur. T16 + +VDD T4 T6 T9 _ A1 + - CD -VOS+ VO T8A T8 T10 VK2 - + A VK1 T13 T17 T12 T6A T5 -VSS Şekil-3.23. MOS çıkış katı kullanan diğer bir CMOS işlemsel kuvvetlendirici yapısı. 3.2.4. Yüksek hızlı-yüksek frekanslı işlemsel kuvvetlendiriciler Bu bölümde, hızı ve kazanç-band genişliği çarpımı iyileştirilmiş işlemsel kuvvetlendirici yapıları ele alınarak incelenecektir. Burada hız kelimesiyle, devrenin girişine bir darbe uygulanması durumunda cevap verebilmesi için gereken minimum süre kastedilmektedir. Bu şart, yüksek bir yükselme eğimi değeri ve yerleşme zamanını (settling time) minimize etmek için iyi bir faz payı özelliğini gerekli kılar. Bu tür işlemsel kuvvetlendiricilerin yükselme eğimleri 100V/µsn den fazla ve büyük değerli kapasitif ve rezistif yükler için kazanç-band genişliği çarpımı da 20MHz’den büyük olmalıdır. Böyle bir yüksek performans özelliği sağlayabilmek üzere, genellikle çıkış gerilimi dalgalanma aralığından fedakarlık yapılır. Yüksek performanslı bir işlemsel kuvvetlendirici yapısı Şekil-3.24’de verilmiştir. Bu yapıdaki çıkış katı, iki taban (kuyu) npn tranzistoru ile gerçekleştirilen ve Darlington çifti olarak çalışan A sınıfı bir kuvvetlendiriciden oluşmaktadır. Yapıda bu tür bir Darlington çiftinin kullanılmasının amacı, 3. 36 çıkışta yer alan eşdeğer bipolar tranzistorun β akım kazancını arttırmak, böylece çıkış akımının yüksek değerli olmasını sağlamaktır. Bu devrenin çıkışından alınabilecek en büyük gerilim değeri VDD-2.VBE olur. İşlemsel kuvvetlendiricinin çıkış direncini bulmak üzere Şekil- 3.25a’daki eşdeğer yapı kullanılabilir. Bu yapıya ilişkin eşdeğer devre de Şekil3.25b’de görülmektedir. Eşdeğer devre yardımıyla çıkış direnci hesaplanırsa RO = ( g ds 6 + G ).( gπ 1 + gπ 2 + g m2 ) + gπ 1 . gπ 2 ' R ≈ ds 6 g ds 6 . G.( gπ 1 + gπ 2 '+ g m1 ) + g ds 6 ( gπ 2 '+ g m2 ).( gπ 1 + g m2 ) g m2 . R (3.37) +VDD T10 T11 T12 T13 T3 +V2 T6 T4 T1 T8 T9 T2 R2 R1 R3 +V1 REXT C T5 VO T7 -VSS +Vref diğer iki kat için Şekil-3.24. Bipolar tranzistorlu çıkış katlı işlemsel kuvvetlendirici yapısı. R2 R1 T2 rds6 T1 R rp1 VO + V1 - rp2 V2 + VO gds6 gm1(V1-V2) gm2(VO-V2) - Şekil-3.25. Şekil-3.24’deki yapının çıkış direncinin hesaplanması için yararlanılan devre ve bu devrenin eşdeğeri. 3. 37 elde edilir. Devrede görülen 3k’luk direnç, T1 tranzistorunun kutuplamasını karalı hale getirmek üzere kullanılmıştır. Bu direnç nedeniyle çıkış direnci, basit Darlington çiftindekine göre daha büyük olur. T6 T1 T2 T4 T5 T3 Şekil-3.26. Çıkış direncinin küçültülmesi. Şekil-3.26’da gösterilen yapının kullanılmasıyla, çıkış direncini daha da küçültmek mümkündür. Bu devrenin çıkış direnci hesaplanırsa RO = Ri1 ( 1 + β F 1 ).( 1 + β F 2 ) (3.38) elde edilir. Bu bağıntıdaki Ri1 direnci, T1 tranzistorunun bazından içeriye doğru bakıldığında görülen dirençtir. Bu tür işlemsel kuvvetlendirici yapılarıyla 100MHz’e kadar kazanç-band genişliği çarpımı ve ±300V/µsn ‘lik yükselme eğimi değerleri elde edilebilir. Devreyle CL = 100 pF mertebesinde yük kapasitelerini sürmek mümkündür. Açık çevrim çıkış direnci 100 Ohm ve faz payı da 45o mertebesinde olur. Yüksek hızlı işlemsel kuvvetlendirici tasarımında kullanılabilecek diğer bir yaklaşım, çıkış katında puş-pul kaynak izleyici kullanmaktır. Şekil-3.27’de görülen yapı düşük bir çıkış direnci elde edilmesini sağlamaktadır. Çıkış katı T17’den T22’ye kadar numaralanmış olan tranzistorlarla kurulmuştur. Tamponlanmamış işlemsel kuvvetlendiricinin giriş katı bir geçiş iletkenliği kuvvetlendiricisi, ikinci katı ise bir akım kuvvetlendiricisi olarak oluşturulmuştur. Gerilim kazancı, T7, T12, T18 ve T19 tranzistorlarının birleştiği 3. 38 düğümdeki yüksek direnç değeri ile sağlanır. Tamponlanmamış kuvvetlendiricinin frekans cevabı oldukça iyidir; çünkü yukarıda sözü edilen düğüm dışındaki tüm düğümler düşük empedanslıdır. CL yük kapasitesi ek bir kutup oluşturarak kuvvetlendiricinin kompanze edilmesini sağlar. Çıkış katı, düşük çıkış direnci elde etmek üzere kullanılmaktadır. Devrenin küçük işaret çıkış direnci RO = 1 g m21 + g m22 (3.39) şeklindedir. Çıkış katındaki elemanların boyutlarına ve kutuplama akımına bağlı olarak, çıkış direnci için 1 kOHM’dan küçük değerler elde edilebilir. +VDD T8 T9 T5 T6 T17 T13 T14 T18 +VDD T15 T7 IK T1 CL T2 VI VO T19 T16 T4 T12 T3 T21 T20 T10 T11 -VSS Şekil-3.27. Düşük çıkış dirençli bir CMOS işlemsel kuvvetlendirici yapısı. T17 ve T20 tranzistorları, T18 ve T19 tranzistorlarını kutuplarlar ve bunlar T21 ve T22 tranzistorlarının eşlenik tranzistorlarıdır. İdealde T18 ve T22 ile T19 ve T21 tranzistorlarının geçit gerilimleri birbirlerini kompanze ederler; dolayısıyla sıfır giriş gerilimi için çıkış gerilimi sıfır olur. 3. 39 3.2.5. Düşük gürültülü işlemsel kuvvetlendiriciler İşlemsel kuvvetlendiricilerin düşük gürültülü olması, birçok bakımdan önem taşır. Analog CMOS yapı bloklarının uygulamalarının önemli bir kısmı, işaret-gürültü oranının büyük önem taşıdığı haberleşme alanındadır. Gürültü ne kadar düşük olursa, işaret gürültü oranı da o kadar iyi olur. Düşük gürültülü bir işlemsel kuvvetlendirici elde etmek için yararlanılabilecek iki yol bulunmaktadır. Gürültü ile MOS elemanın boyutları ve proses karakteristikleri arasındaki ilişkileri kullanmak, Yapıyı kırpıcı ile stabilize etmek. T7 T10 +VDD T5 + - +VK T11 T1 T2 T8 T9 +VO CC +VK T6 T3 T4 -VDD Şekil-3.28. Düşük gürültülü CMOS işlemsel kuvvetlendirici. Şekil-3.28. düşük gürültülü bir CMOS işlemsel kuvvetlendirici yapısını göstermektedir. kaskod bağlı T8 ve T9 tranzistorları, güç kaynağından ileri gelebilecek gürültüyü (PSRR) azaltmak amacıyla kullanılmışlardır. Girişte PMOS tranzistorların kullanılmasının nedeni, bu tranzistorların gürültü performanslarının NMOS tranzistorlara göre daha iyi olmasıdır. Şekil-3.29 , Şekil-3.28’deki devrenin gürültü modelini göstermektedir. yapıdaki doğru akım 3. 40 kaynaklarının ürettiği gürültü ihmal edilmiştir. Bunun nedeni, MOS tranzistorların geçitlerinin düşük empedanslı noktalara bağlı olmasıdır. T8 ve T9 tranzistorlarının kaynak uçlarından bakıldığında görülen direncin büyük olması nedeniyle, T8 ve T9’un geçitlerindeki gürültü kaynakları, T1 ve T2’nin geçitlerindeki gürültü kaynakları yanında ihmal edilebilir. Böylece toplam çıkış gürültü gerilimi spektral yoğunluğu [ ] v no 2 = g m6 2 R11 2 v n 6 2 + R1 2 ( g m1 2 v n1 2 + g m2 2 v n 2 2 + g m3 2 v n 3 2 + g m4 2 v n 4 2 ) (3.40) şeklinde ifade edilebilir. Eşdeğer giriş gürültü gerilimi spektral yoğunluğu ise (3.40) ifadesini işlemsel kuvvetlendiricinin fark işaret kazancına bölünmesiyle elde edilir: v eq = 2 vn6 2 + 2. v n1 g m1 2 R1 2 2 ⎡ ⎛ g ⎞2 ⎛ v ⎞2 ⎤ ⎢1 + ⎜ m3 ⎟ ⎜ n 3 ⎟ ⎥ ⎢⎣ ⎝ g m1 ⎠ ⎝ v n1 ⎠ ⎥⎦ (3.41) +VDD I1 I2 vn1 vn2 T1 T2 vno T6 T3 T4 vn3 vn4 vn6 -VSS Şekil-3.29. Düşük gürültülü işlemsel kuvvetlendirici yapısının gürültü modeli. Bu eşitlikten de fark edilebileceği gibi, ikinci kattan ileri gelen gürültü, ilk kattan ileri gelen gürültüye ifadeye katılabilir. Bu nedenle, bu gürültü ihmal edilebilmektedir. şekil-3.28’deki devrenin gürültüsünü minimize etmek için, 3. 41 (3.41) bağıntısının minimize edilmesi gerektiği açıktır. gm1>>gm3 şartının sağlanmasıyla (3.41) bağıntısı minimize edilebilir. Bu durumda, giriş gürültüsünün baskın bileşeni giriş tranzistorları tarafından üretilen gürültü olur. Daha önce de belirtildiği gibi, girişte PMOS tranzistorların kullanılmasının nedeni, PMOS tranzistorların gürültü performanslarının daha iyi olmasıdır. Gürültünün sıcaklığa bağlı bileşeninin azaltılması için, giriş tranzistorunun geçiş iletkenliği arttırılabilir. Bunu sağlamak üzere de tranzistorların savak akımları ve/veya W/L oranları arttırılabilir. Devrenin girişindeki elemanların ürettiği 1/f yürültü bileşeninin azaltılması için de W veya L değerleri arttırılabilir. BJT’ler için köşe frekansı (1/f gürültüsü ile sıcaklığa bağlı gürültü daha düşüktür. Dolayısıyla, düşük frekanslarda (1 kHz’den daha küçük frekasnlarda) gürültüye önem veriliyorsa, MOS tranzistor yerine bipolar tranzistor kullanılması yeğlenebilir. KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul,1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul,1994. P.R. Gray, R.G. Meyer, Analysis and design of analog integrated circuits, John Wiley, 1984. R. Gregorian, G.C. Temes, Analog MOS integrated circuits for signal processing, John Wiley, 1986. A.B. Grebene, Bipolar and MOS analog integrated circuit design, John Wiley, 1984. F. Riedel, MOS Analogtechnik, Oldenburg Verlag, Wien, 1988. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. 4. CMOS GEÇİŞ İLETKENLİĞİ KUVVETLENDİRİCİSİ, OTA İşlemsel kuvvetlendiricinin gerilim kontrollu gerilim kaynağı özelliği göstermesi, çıkış direncinin çok küçük olması ve kazancın KV = VO V I1 -V I 2 (4.1) bağıntısıyla tanımlanmasına karşılık, geçiş iletkenliği kuvvetlendiricisi gerilim kontrollu akım kaynağı özelliği gösterir. Çıkış empedansı yüksektir ve tanım bağıntısı G = IO V I1 -V I 2 (4.2) şeklindedir. 4.1. CMOS OTA tasarımı En yaygın kullanım alanı bulan OTA yapıları, basit OTA, simetrik OTA ve Miller OTA olarak isimlendirilen geçiş iletkenliği kuvvetlendiricisi yapılarıdır. Bu bölümde, ilk önce, yukarıda isimleri verilen üç temel OTA yapısı ele alınarak incelenecektir. Daha sonra, zıt fazlı ortak kaynaklı çiftlerle kurulan OTA yapısı (ACSP OTA: Anti-Phase Common Source Pair OTA), çapraz bağlamalı OTA, lineerleştirilmiş OTA gibi özel yapılar ele alınacaktır. 4.1.1. Basit OTA yapısı OTA devre sembolü Şekil-4.1a’da görülmektedir. En basit OTA yapısı, Şekil-4.1b'de verilen kendiliğinden kutuplamalı aktif yüklü CMOS fark kuvvetlendiricisi yardımıyla kurulabilir. T1 ve T2 n kanallı tranzistorları eş tranzistorlardır, bunların (W/L) oranları eştir. Aynı özellikler p kanallı T3-T4 çifti için de geçerlidir. Yapıdaki tüm akım seviyeleri IO akım kaynağının akımı ile belirlenir. Bu akım sükunette eş olarak iki kola dağılmaktadır. Yapıda tüm kaynak uçları, tranzistorların tabanına bağlıdır, bu şekilde gövde etkisi elimine edilmiş olur. 4.2 +VDD T3 VI1 4 + VI2 T4 +VI1 1 - 5 T1 T2 3 2 IO +VO +VI2 CL IA -VSS (a) (b) Şekil-4.1. a) OTA devre sembolü, b) basit CMOS geçiş iletkenliği kuvvetlendiricisi. Basit CMOS OTA'nın eğimi hesaplanırsa, alçak frekanslarda ⎛W ⎞ G = k n '. I A ⎜ ⎟ ⎝ L ⎠1 (4.3) bulunur. Fark edilebileceği gibi, OTA'nın eğimi IO kutuplama akımı ile değiştirilebilmektedir; bu ise bir OTA'dan beklenen bir özelliktir. Basit OTA'nın çıkış direnci (4.4) r o = r o2 / / r o4 bağıntısıyla verilebilir. Buna göre, yapının çıkışın yüksüz durumundaki gerilim kazancı KV = G. r o (4.5) olur. Her bir tranzistorun rO çıkış direnci, tranzistorun Early gerilimi ve savak akımı cinsinden belirlenir. Düğümlere gelen etkin dirençler, frekans cevabını belirlemede önemli bir rol oynarlar. 4 düğümü ile referans ucu arasına gelen eşdeğer direnç, T3 tranzistorunun diyot bağlı olması nedeniyle Rn4 = 1 (4.6) ⎛W ⎞ k p '. I A ⎜ ⎟ ⎝ L ⎠4 olur. Bu bağıntıda (W/L)4 büyüklüğü, T3 ve T4 tranzistorlarının (W/L) oranı, kP' büyüklüğü ise PMOS tranzistorların proses eğim parametresidir. 3 düğümü ile referans arasına gelen direnç 4.3 Rn 3 = 1 2. g m1 (4.7) değerindedir. Bu düğüm, yapının ortak işaret özellikleri açısından etkili olur. Yapının fark işaret davranışına, kazanç-band genişliği çarpımına ve yükselme eğimine herhangi bir etkisi olmamaktadır. Basit CMOS OTA'nın kazanç-band genişliği Basit CMOS OTA yapısında sadece iki düğümdeki, yüksek dirençli 4 ve 5 düğümlerindeki kapasiteler baskın kutbu belirleyebilirler. Yapı, genelde, iki kutuplu bir sistem olarak düşünülebilir. Bu düğümlere ilişkin etkin direnç değerleri Rn4 << Rn5 şeklindedir. Bu nedenle, Cn5 etkin kapasitesi Cn4 etkin kapasitesine göre çok daha düşük frekanslı bir kutup oluşturur ve bu kutup baskın kutup olur. Rn5 = rO şeklinde yapının çıkış direncine eşit olduğundan, CL yük kapasitesinin de dikkate alınmasıyla, baskın kutup fd = 1 2π r o ( C n5 + C L ) (4.8) biçiminde ifade edilebilir. Burada C n5 = C gd 4 + Cdb 4 + C gd 2 + C db 2 şeklinde verilmektedir. Yapının kazanç-band genişliği çarpımı hesaplanırsa GBW = KV . f d = ⎛W ⎞ kn ' I A⎜ ⎟ ⎝ L ⎠1 GBW = 2π ( C n 5 + C L ) g m1 2π ( C n5 + C L ) (4.9) bulunur. Bu bağıntının geçerli olabilmesi için f <GBW için frekans eğrisinin düşme eğimi -20dB/dek olmalıdır. Başka bir deyişle, baskın olmayan kutup frekansının minimum değeri GBW'de olmalıdır. Bu, kararlılığın sağlanması açısından gereklidir; böylece, faz payı 45o olur. 4.4 Kararlılık Diğer düğümdeki, 4 düğümündeki eşdeğer elemanlardan ileri gelen baskın olmayan kutup 1 2π R nd C n 4 f nd = (4.10) biçiminde ifade edilir. Bu bağıntıda Rn 4 = 1 g m4 C n 4 = C gd 1 + C db1 + C db 3 + C gs 3 + C gd 4 .(1+ g m4 .ro ) olur. 45o faz payını sağlamak üzere fnd = GBW alınırsa g m4 Cn4 = g m1 C n5 + C L olur. kn' = a.kp' olduğu kabul edilirse C L + Cn5 = C n4 ⎛W ⎞ a⎜ ⎟ ⎝ L ⎠1 ⎛W ⎞ ⎜ ⎟ ⎝ L ⎠4 yahut 2 ⎛W ⎞ ⎛ W ⎞ ⎛ Cn 4 ⎞ ⎜ ⎟ = a⎜ ⎟ ⎜ ⎟ ⎝ L ⎠4 ⎝ L ⎠1 ⎝ C L + Cn 5 ⎠ (4.11) bulunur. Elde edilen bağıntı, kararlılık için gerekli olan minimum CLmin yük kapasitesi değerini vermektedir. Dört temel büyüklük, IO akımı, CL yük kapasitesi, (W/L)1 ve (W/L)4 oranları performansı belirlemektedir. Verilen bir IA akımı için GBW optimize edilsin. CL veya (W/L)1 büyüklükleri serbest değişken olarak alınabilir. Ancak, bu durumda (W/L)4 oranı bağımsız seçilemez; zira, bağıntılardan fark edilebileceği gibi, bunun değeri (W/L)1 ile belirlidir. CL serbest seçilirse, GBW büyüklüğü (W/L)11/2 ile orantılı olur. Her (W/L)1 oranı için bir (W/L)4 oranı bulunur. 4.5 (W/L)1 ve (W/L)4 oranlarının serbest olarak seçilmeleri durumunda, CL yük kapasitesinin alabileceği minimum değer buna göre belirlenebilir. Fark edilebileceği gibi, CL yük kapasitesi, aynı zamanda, kompanzasyon kapasitesi görevini üstlenmektedir. Maksimum GBW için optimizasyon Cn4 ve Cn5 kapasiteleri gerçekte boyutlara bağlı kapasitelerdir. (W/L) oranı artarsa, kapasitenin de değeri artar. Basit bir model kullanılarak, düğüm kapasiteleri boyuta bağlı biçimde ifade edilebilirler: (4.12) C n = C n 0 + k 1 .(W / L )1 + k 4 .(W / L )4 Cn4 ve Cn5 kapasiteleri bu şekilde ifade edilerek bağıntıda yerlerine konurlarsa r 1 = (W / L )1 , r 4 = (W / L )4 k 4 = k 1 , C L′ = C L + C n 0 olmak üzere, kazanç-band genişliği çarpımı GBW = kn ' I A r1 . 2π + ( C L′ k 1 r 1 + r 4 ) (4.13) şekline getirilebilir. r1 büyüklüğünün düşük ve yüksek değerli olması sınır durumları incelensin. a- r1 büyüklüğü düşük değerli ise r4 de düşük değerli olur. Böylece kazançband genişliği çarpımı GBW = k n ' I A r1 . 2π C L′ (4.14) biçiminde yazılabilir. Bu durumda (W/L)11/2 arttıkça, GBW de artar. b- r1 büyüklüğü yüksek değerli ise, GBW GBW = şeklinde ifade edilebilir. r4 = b.r1 için kn ' I A r1 . 2π k 1 ( r1 + r 4 ) (4.15) 4.6 GBW = 1 kn'I A . 2π (b + 1).k 1 r 1 olur. Bu durumda (W/L)11/2 arttıkça, GBW azalır. Bu iki sınırın bir ara değeri bulunacağı ve optimum bir GBW çarpımı elde edileceği açıktır. Bunun için iki durumun eşitlendiği (W/L)1 = (W/L)1m durumu araştırılırsa ⎛W ⎞ C L′ ⎜ ⎟ = ⎝ L ⎠1m (b + 1). k 1 elde edilir. Bu noktada maksimum kazanç-band genişliği çarpımı GBW = 1 k n′ I A 1 . 2 2π (b + 1). k 1 C L′ olur. Bu maksimum (IA)1/2 ile doğru, (CL)1/2 ile de ters orantılıdır. Büyük CL değerleri için giriş tranzistorları daha büyük tutulur. Yapının yükselme eğimi SR = IA C L′ + C n 5 olur. İlk bakışta yükselme eğimi simetrik gözükmekle birlikte, diğer düğümün kapasitesi bu simetriyi bozar. 4.1.2. Miller OTA CMOS tekniği ile gerçekleştirilen ve Miller OTA olarak isimlendirilen geçiş iletkenliği kuvvetlendiricisi yapısı Şekil-4.2'de görülmektedir. Yapı iki kazanç katından oluşur. İlk kat fark kuvvetlendiricisidir ve PMOS tranzistorlarla kurulmuştur, ikinci kat ise CMOS evirici olarak kurulmuştur ve T3 tranzistoru aktif yük işlevini yerine getirir. Bunun çıkışı, CC kompanzasyon kapasitesi ile fark kuvvetlendiricisinin çıkışına bağlanmıştır. Miller kompanzasyonu uygulandığından. yapı Miller OTA olarak da isimlendirilmektedir. 4.7 1: 1 T8 1: B T5 T7 CC 3 T1 +VI1 T2 4 RL +VDD VO CL +VI2 2 IB 1 T3 T4 T6 -VSS Şekil-4.2. Miller geçiş iletkenliği kuvvetlendiricisi (Miller OTA). Yapı bağımsız IB akım kaynağı ile kutuplanmıştır. T7 ve T8 tranzistorları eş tranzistorlardır; fark kuvvetlendiricisinden de toplam olarak IB akımı akar. T5 tranzistoru çok daha büyük boyutlu olduğundan, ikinci katın akımı çok daha yüksek değerlidir. Devrenin katlarının gerilim kazancı g L ' = g L + g o5 + g o 6 (4.16) olmak üzere KV 10 = g m1 g o2-4 KV 20 = - g m6 g L' (4.17) (4.18) bağıntılarıyla tanımlanmıştır. Böylece toplam kazanç KVO = KV 10 . KV 20 = olur. Miller OTA'nın geçiş iletkenliği ise g m1 g m6 . g o2-4 g L′ (4.19) 4.8 G = g m1 .g g o2-4 m6 (4.20) bağıntısıyla verilebilir. CC kompanzasyon kapasitesi yokken kutuplar hesaplanırsa, üç kutuplu bir sistem oluşacağı fark edilebilir. (1) düğümü en yüksek empedanslı düğümdür ve çoğunlukla baskın kutup bu düğümden ileri gelir. Bu düğüme ilişkin kutup (4.21) C n1 = C gd 2 + C db 2 + C gd 4 + C db 4 + C gs 6 + C gd 6 olmak üzere f p1 g o 2−4 = (4.22) 2π . Cn1 şeklindedir. 2. kutup (2) düğümünün etkisiyle oluşur ve C n 2 = C gs 3 + C db 3 + C gs 4 + C gd 4 + C gd 1 + C db1 (4.23) olmak üzere f p2 = g m3 (4.24) 2π C n 2 biçimindedir. Üçüncü kutup çıkış düğümünde oluşur ve C n 4 = C gd 5 + C db5 + Cdb 6 (4.25) olmak üzere f p4 = gL ' 2π .( C L + C n 4 ) (4.26) bağıntısıyla verilir. (2) düğümü 0 dB seviyesinin altında etkilidir. Ancak, diğer iki kutup birbirine yakın konumdadır. Bu nedenle faz payı negatif ve devre kararsız olur. Kompanzasyon kapasitesi ile faz payı FP = 60o civarına getirilir. Bu yapıldığında fp1 çok daha baskın olur ve -20dB/dek'lık düşme eğimi elde edilir. CC ile oluşturulan baskın kutup BW = f 3dB = g o2-4 2π KV 20 . C C (4.27) ve kazanç-band genişliği de GBW = g m1 2π CC olur. Band genişliği şöyle de yazılabilir : (4.28) 4.9 g o2-4 BW = = g o2-4 g L ' 2π g m6 C C 2π K V2O C C g m1 GBW BW = = 2π KVO CC KVO (4) düğümünden ileri gelen baskın olmayan kutup f nd = g m6 1 2π C L ' 1+ Cn1 / C L + Cn1 / CC . olur. CL ve CC >> Cn1 olduğundan f nd = gm6 2π C L ' elde edilir. Yüksek frekanslarda CC kısadevre özelliği gösterdiğinden, çıkış direnci rezistif ve 1/gm6 olur. Bu durumda fnd > GBW dir ve faz payı da FP = 90o − arctan(GBW / f nd ) (4.29) şeklindedir. Yükselme eğimi Birinci dereceden bir yaklaşımla, sadece CC nin varsayımından hareketle yükselme eğimi için SR = etkisi bulunduğu IB CC (4.30) bağıntısı verilebilir. İkinci dereceden yaklaşımda CL nin dolup boşalması da dikkate alınmaktadır. CL yük kapasitesinin boşalması sırasında sorun yoktur; zira, T6 tranzistoru yeteri kadar büyük akım akıtabilir. CL kapasitesi T5 üzerinden I5 -IB akımıyla dolar, zira IB kadar bir akım CC üzerinden akacaktır. Böylece SR+ = I5 - I B CL (4.31) olur. Bu iki büyüklükten küçük olanı yükselme eğimi olarak alınır. Bir OTA'dan beklenen temel özelliklerden biri de Gm geçiş iletkenliğinin IB kontrol akımıyla belirlenmesidir. Bu özelliğin Miller OTA'da sağlanıp sağlanmadığı 4.10 araştırılsın. Yapının geçiş iletkenliği daha önce (4.20) bağıntısı ile verilmişti. Bu bağıntıda gm1 = gm 6 = g o2-4 = ⎛W ⎞ k p ' . I B .⎜ ⎟ ⎝ L ⎠1 ⎛W ⎞ 2. k n '. B. I B .⎜ ⎟ ⎝ L ⎠6 IB .( λN + λP ) 2 şeklindedir. Bu büyüklükler eğimi veren (4.20) bağıntısında yerlerine konursa Gm = ⎛W ⎞ ⎛W ⎞ . 2 k n ' . k p ' .B.⎜ ⎟ .⎜ ⎟ ⎝ L ⎠1 ⎝ L ⎠6 ( λN + λP ) 2 (4.32) bağıntısı elde edilir. Buna göre Miller geçiş iletkenliği kuvvetlendiricisinde eğim kutuplama akımından bağımsız çıkmaktadır. Bağıntıdan fark edilebileceği gibi, kuvvetlendiricinin eğimi, fiziksel büyüklüklerle geometri tarafından belirlenmekte ve sabit değerli olmaktadır. Yapının eğiminin, dolayısıyla gerilim kazancının yüksek olmasına karşılık, eğiminin akımla kontrol edilmesi özelliği bulunmamakta, bu da Miller geçiş iletkenliği kuvvetlendiricisinin, kutuplama akımıyla eğimin değiştirilmesine dayanılarak akort edilen aktif OTA-C süzgeçleri gerçekleştirilmesine uygun düşmemesine yol açmaktadır. Miller OTA’dan, çoğunlukla, sonuna bir çıkış katı bağlanarak işlemsel kuvvetlendirici gerçekleştirilmesi amacıyla yararlanılmaktadır. Aktif süzgeç uygulamaları için ise, aşağıda ele alınacak olan simetrik OTA yapısı daha uygun olmaktadır. 4.1.3 Simetrik CMOS OTA yapısı Simetrik CMOS OTA yapısı Şekil-4.3a 'da verilmiştir. Bu yapı geniş bandlı olması nedeniyle yüksek frekanslı aktif süzgeçlerin ve osilatörlerin gerçekleştirilmesine son derece elverişli olmaktadır. IA kontrol akımı yardımıyla OTA eğimi değiştirilebilir; böylece süzgecin akort frekansını ayarlamak mümkün olur. Devrenin çıkış direncinin yüksek olması istenirse, yapıda kaskod akım aynaları 4.11 kullanılır. Bu şekilde gerçekleştirilen CMOS simetrik kaskod OTA yapısı da Şekil4.3b’de görülmektedir. Bu devrenin çıkış direnci ve çıkış kapasitesi hariç, diğer özellikleri (eğim, akım sınırları,vb.) düz akım aynalı simetrik OTA yapısı ile aynıdır. Küçük işaret eşdeğer devresi kullanılarak OTA’nın çıkış direnci hesaplanırsa, çıkış direncinin, düz akım aynası ile gerçekleştirilen basit OTA’ya göre 1+gmro kadar daha büyüdüğü görülür. B:1 T5 T4 4 1 T1 +VI1 +VDD 1:B T3 T6 5 3 T2 2 +VI2 VO 7 6 IA T7 1:1 T8 -VSS Şekil-4.3a. Simetrik CMOS geçiş iletkenliği kuvvetlendiricisi ( simetrik CMOS OTA). Şekil-4.3a’daki yapıda T1-T2 tranzistorları bir fark kuvvetlendiricisi oluştururlar. Bunların çıkış akımları ile diyot bağlı T3 ve T4 PMOS tranzistorları sürülmektedir. Diyot bağlı T3 ve T4 tranzistorlarının akımları, (W/L) oranları diyotların B katı olan T5 ve T6 tranzistorları yardımıyla B çarpanı ile çarpılıp çıkışa yansıtılmaktadır. Simetrik OTA'nın eğimi, gerilim kazancı Yapıda, 4, 5 ve 6 düğümlerinin her birinde, diyot bağlı birer MOS tranzistor birer akım kaynağı tarafından sürülmektedir. Diyot bağlı bir MOS tranzistorlar düşük değerli bir 1/gm empedansı, akım kaynağı tranzistorları ise rO >> 1/gm değerinde yüksek bir çıkış empedansı gösterirler. Bunun sonunda, 4, 5 ve 6 düğümlerinde akımla sürme işlemi gerçekleştirilmiş olur. 4.12 +VDD T6 T4 T8 T10 T5 T3 T7 M9 T1 T2 V- +VO V+ T11 IO T13 IA T12 T14 -VSS Şekil-4.3b. Simetrik CMOS kaskod geçiş iletkenliği kuvvetlendiricisi ( simetrik CMOS kaskod OTA). Devrede, sadece, 7 düğümünde küçük işaret direnci yüksektir ve rO = rO6//rO8 değerindedir. Simetrik OTA'nın geçiş iletkenliği hesaplanırsa ⎛W ⎞ G = B. k n ' . I A .⎜ ⎟ ⎝ L ⎠1 (4.33) bulunur. Bu eğim basit OTA yapısının eğiminin B katı kadardır. B akım çarpma faktörünün tipik değeri B = 3 ...5 arasında bulunur. Simetrik OTA'nın gerilim kazancı RO = 2 ( λ N + λ P ).B. I A olmak üzere KV = G. RO (4.34) bağıntısıyla verilebilir. Bu büyüklük B çarpanından bağımsızdır. B arttıkça devrenin Gm geçiş iletkenliği de artar, ancak RO çıkış direnci de aynı oranda azalır. Bu nedenle, gerilim kazancı sabit kalır. Yapıda, ilk katın kazancı da önemli bir etkendir. Bu kazanç, devrenin gürültü özelliklerini belirler. Düşük gürültülü devre uygulamaları için kat kazancı 3 civarında tutulur. İlk katın kazancı 4.13 KV = gm1 k n ' (W / L )1 . k p ' (W / L )3 = g m4 (4.35) biçiminde ifade edilmektedir. Kararlılık Kuvvetlendiricinin transfer fonksiyonunda baskın olmayan kutuplar 4, 5 ve 6 düğümlerinden ileri gelir. 4 ve 5 düğümleri aynı işareti iki kola da aktardıklarından tek bir baskın olmayan kutup oluştururlar. Bu düğümler üzerinden aktarılan işaret, iki koldan 7 numaralı çıkış düğümüne gelir. 6 düğümünde ise diğer bir baskın olmayan kutup oluşur. Ancak, bu düğüm işaret yolunun sadece bir kolu üzerindedir; başka bir deyişle yarısı üzerine etkilidir. Çıkış akımının T2, T4 ve T6 üzerinden geçen bileşeni bundan etkilenmez. Bu kutup, T3, T5 , T7 ve T8 yolu üzerinden gelen bileşene etki eder. Yapılan incelemeler, bu etkinin devrenin transfer fonksiyonu üzerine zaman sabitinin belirlediği frekansta bir kutup ve iki katı frekanslı bir sıfır getireceğini göstermiştir. Böylece, baskın kutup fd = 1 2π R O (CL + C n 7 ) (4.36) baskın olmayan kutuplar ve sıfır gm 4 f nd 5 = 2π C n 5 (4.37a) g m7 (4.37b) f z 6 = 2. f nd 6 (4.37c) f nd 6 = 2π C n 6 ⎛ ⎝ φ 5 = arctg⎜ B. KV 1 . Cn 5 ⎞ ⎟ C L + Cn7 ⎠ (4.38a) ⎛ B.(W/L )1 C n6 . ⎝ (W/L )7 C L + C n7 ⎞ ⎛ ⎞ ⎟− arctg ⎜ 1 . B.(W/L )1 . C n6 ⎟ (4.38c) ⎟ ⎜2 (W/L )7 C L + C n7 ⎟⎠ ⎠ ⎝ φ m = 90 o - φ 5 - φ 6 (4.40) φ 6 = arctg ⎜⎜ olmak üzere 4.14 biçiminde yazılabilir. Bu bağıntı uyarınca, faz payını arttırmak üzere -B azaltılmalı, -KV1 azaltılmalı, -Cn5 ve Cn6 azaltılmalı, -CL yük kapasitesi arttırılmalı, -(W/L)7 oranı arttırılmalıdır. Devrenin yükselme eğimi SR = B. IA C L + Cn7 şeklinde verilebilir. Yükselme eğiminin arttırılabilmesi için B çarpanının arttırılması gerekir. Ancak, faz payının arttırılması için ise B nin azaltılması gerekeceği açıktır. Bu nedenle, B çarpanı için iyi bir yaklaşım B = 3 almaktır. Gürültüyü azaltmak için KV1 ilk kat kazancının arttırılması gerekir. Faz payı için ise bu kazancın azaltılması gerekir. İlk kat kazancı için de iyi bir yaklaşım KV1 = 3 alınmasıdır. Düğüm kapasitelerinin de olabildiğince küçültülmesi gerekir. Kararlılığın sağlanabilmesi için (W/L)7 oranının yahut CL nin uygun seçilmesi gerekli olur. Her ikisinin değerinin birlikte değiştirilmesi pek uygun değildir. Genelde f5 > f6 olur. Bunlara B ve KV1 etkilidir ve bu iki büyüklüğün çarpımı 9 civarında olur. Bu nedenle, CL yük kapasitesinin değiştirilmesi (W/L)7 oranının değiştirilmesine göre daha etkili olur. Simetrik bir OTA’yı karakterize eden temel eğriler Şekil-4.4, Şekil-4.5, Şekil-4.6 ve Şekil-4.7’de verilmiştir. Şekil-4.4, Şekil-4.3b’de verilen CMOS simetrik kaskod OTA yapısında, çeşitli kutuplama akımı değerleri için çıkış akımının tipik değişim biçimini göstermektedir. Şekil-4.5’de ise OTA’nın eğiminin çeşitli kutuplama akımı değerleri için frekansla nasıl bir değişim göstereceği verilmiştir. Bu karakteristikler çıkartılırken çıkış ucu referans düğümüne kısadevre edilmekte yahut düşük değerli bir dirençle kapatılmaktadır. Şekil-4.6’da sabit kutuplama akımında çıkış geriliminin değişim sınırları gösterilmiştir. Şekil-4.7’de ise sabit kutuplama akımında simetrik OTA’nın gerilim kazancının frekansla değişimi görülmektedir. 4.15 *CMOS Kaskod OTA çýkýþ akýmý-giriþ gerilimi karakteristiði Date/Time run: 09/24/96 23:29:14 I O Temperature: 27.0 1.0mA IA kutuplama akýmýparametre olarak alýnmýþtýr. 250uA 200uA 0.5mA 150uA 100uA 50uA 0A -0.5mA -1.0mA -2.0V -1.5V -1.0V I(vci) -0.5V 0V 0.5V 1.0V 1.5V 2.0V Vin Şekil-4.4. CMOS simetrik kaskod OTA’da çıkış akımının giriş gerilimiyle değişimi, IA kutuplama akımı parametre olarak alınmıştır. *CMOS Kaskod OTA eðimin frekansla degiþimi Date/Time run: 09/24/96 23:47:23 e g i m Temperature: 27.0 1.5mA 250uA 200uA 150uA 1.0mA 100uA 50uA 0.5mA IA kutuplama akýmýparametre olarak alýnmýþtýr. 0A 100h 1.0Kh 10Kh 100Kh 1.0Mh 10Mh 100Mh I(vci) Frequency Şekil-4.5. Simetrik CMOS kaskod OTA’da eğimin frekansla değişimi, IA kutuplama akımı parametre olarak alınmıştır. 4.16 *CMOS Kaskod OTA çýkýþ gerilimi-giriþ gerilimi deðisimi Date/Time run: 09/24/96 23:34:34 V O Temperature: 27.0 20V IA kutuplama akýmýparametre olarak alýnmýþtýr. 50uA 250uA 10V 0V -10V -20V -2.0V -1.5V V(4) -1.0V -0.5V 0V 0.5V 1.0V 1.5V 2.0V Vin Şekil-4.6. CMOS simetrik kaskod OTA’da çıkış açık devre geriliminin giriş gerilimiyle değişimi, IA kutuplama akımı parametre olarak alınmıştır. *CMOS Kaskod OTA gerilim kazancinin frekansla degisimi Date/Time run: 09/24/96 23:57:28 d B Temperature: 27.0 40 250uA 30 200uA 20 150uA 100uA 50uA 10 0 -10 IA kutuplama akimi parametre olarak alinmistir. -20 100h 1.0Kh Vdb(4) 10Kh 100Kh 1.0Mh 10Mh 100Mh Frequency Şekil-4.7. CMOS simetrik kaskod OTA’da açıkdevre gerilim kazancının frekansla değişimi, IA kutuplama akımı parametre olarak alınmıştır. 4.17 Bu iki karakteristik çıkartılırken, çıkış ucu açık devre edilmekte yahut büyük değerli bir direnç ile kapatılmaktadır. Şekil-4.4, Şekil-4.5, Şekil-4.6 ve Şekil-4.7’de verilen karakteristikler SPICE simülasyon programı yardımıyla elde edilmişlerdir. 4.2. Zıt fazlı ortak kaynaklı çiftlerle kurulan OTA yapısı (ACSP OTA: AntiPhase Common Source Pair OTA) Zıt fazlı ortak kaynaklı çiftlerle kurulan OTA yapısının tasarlanmasının en büyük nedeni daha geniş bir lineer çalışma bölgesi elde etmek, daha önemlisi lineer çalışma bölgesinin mümkün olduğu kadar lineer bir değişime sahip olmasını sağlamaktır. Daha önce ele alınan simetrik OTA yapısında çıkış akımının değişim sınırlarının ±B.IA olacağı gösterilmişti. Ancak, simetrik OTA yapısında giriş geriliminin OTA’nın lineer çalışma bölgesine karşı düşen değişim aralığı, birçok uygulama açısından yetersiz kalmakta ve lineer değişim bölgesinin genişletilmesi zorunlu olmaktadır. Bu soruna çözüm getirmek için geliştirilen düzenlerden biri de zıt fazlı ortak kaynaklı çiftlerle kurulan OTA (ACSP OTA) yapısıdır. ID1 ID2 T1 T2 Vi2 Vi1 +_ VS Şekil-4.8 ACSP OTA temel devresi. ACSP OTA nın tasarımı Şekil-4.8’deki devreye dayanmaktadır. Bu devreden hareket edilirse, devredeki T1 ve T2 tranzistorlarının doymada çalıştıkları ve eş tranzistorlar olmaları şartı altında K= β/2 olmak üzere I D1 = K.(V1 − VS − VT ) 2 I D 2 = K.(V2 − VS − VT ) 2 (4.41) 4.18 yazılabilir. ∆ID=ID1-ID2 ve ∆Vi=Vi1-Vi2 olarak tanımlanırsa, fark çıkış akımı için ⎛V1 + V2 ⎞ ∆I D = I D1 − I D 2 = 2. K . ∆Vi .⎜ − VS − VT ⎝ 2 ⎠ (4.42) elde edilir. (4.41) ve (4.42) denklemlerinin dikkatli bir şekilde incelenmesiyle, lineer ve geçiş bölgesi içerisinde eğimi çalışma noktasından etkilenmeyen bir geçiş karakteristiği elde etmek üzere, VS gerilim kaynağının sağlaması gereken koşul çıkarılabilir. Bu koşul VS = V1 + V2 + Vk 2 (Vk ≤ 0) (4.43) biçimindedir. Bu durumda OTA nın akım-gerilim ilişkisi ∆I D = −2. K . ∆Vi .(Vk + VT ) (4.44) ve yapının eğimi de gm = ∂∆ I D ∂∆Vi (4.45) ∆Vi = 0 g m = −2. K .(Vk + VT ) (4.46) olur. ACSP OTA yapısının çıkış katı dışındaki temel hücresi Şekil-4.9’da görülmektedir. Şekil 4.9’daki TD1 ve TD2 tranzistorları Şekil-4.8’deki T1 ve T2 VCC I1 TD12 I2 TD13 TD4 V1 TD3 TD1 VB TD6 TD8 2 VSS VCC TD11 VC TD5 1 V2 TD2 VB 2 1 TD14 TD9 TD16 TD7 1 VB TD10 VSS VSS TD17 VB 2 TD15 VSS Şekil-4.9 ACSP OTA Yapısı 4.19 tranzistorlarına karşı düşmektedir. Devredeki diğer tranzistorlar ise Şekil4.8’deki VS gerilim kaynağına, (4.43) koşulunu sağlayacak biçimde karşı düşmektedir. Şekil-4.9’daki ayırıcı katın tranzistor düzeyindeki eşdeğeri yine şekil üzerinde gösterilmiştir. Şekil-4.9’daki TD1,TD2 trazistorları ve tampon devre bir yana bırakılıp, devrenin geri kalan kısmı ele alınsın. Bu devre Şekil-4.10’da görülmektedir. Şekildeki her bir tranzistorun doymada çalışması durumunda I1,I2,I3 ve I4 akımları için ISS I2 I1 V T 1 T3 1 V1 I3 VS1 T4 3 I4 T2 2 V2 VS2 ISS ISS Şekil 4.10. Lineerleştirme devresi I1 = I2 = I3 = I4 = β 2 β 2 β 2 β 2 (VGS 1 − VT ) 2 = β (VGS 2 − VTn ) 2 = (VGS 3 − VTn ) 2 = (VGS 4 − VTn ) 2 = 2 (V1 − VS 1 − VT ) 2 β 2 β 2 β 2 (a) (V2 − VS 2 − VT ) 2 (b) (V − VS 1 − VT ) 2 (c) (V − VS 2 − VT ) 2 (d) (4.47) yazılabilir. Şekil-4.10’ dan hareket edilirse, 1,2 ve 3 numaralı düğümler için I 1 + I 3 = I SS (a) I 2 + I 4 = I SS (b) I 3 + I 4 = I SS (c) 4.20 (4.48) elde edilir. (4.48.a) denkleminde (4.47a) ve (4.47c) denklemlerinin yerine konması ve karesel terimlerin açılımı sonucu VS1 gerilimi için 2VS 1 2 − 2VS 1 (V1 − VT + V − VT ) + (V1 − VT ) 2 + (V − VT ) 2 − 2I SS β =0 ikinci dereceden denklemi elde edilir. Bu denklemin kökleri hesaplanırsa VS1 gerilimi için VS 11, 2 = V1 + V − 2VT 1 4I SS ± − (V1 − V ) 2 2 2 β (4.49) bulunur. Benzer şekilde hareket edilerek, VS2 gerilimi için (4.48b) denkleminde (4.47b) ve (4.47d) denklemleri yerine konur ve elde edilen ikinci dereceden denklemin kökleri bulunursa, VS2 gerilimi için VS 11, 2 = V2 + V − 2VT 1 4I SS ± − (V2 − V ) 2 2 2 β (4.50) yazılabilir. V1=V2=0 için devre tamamen simetrik bir yapıda olduğu görülür. Buna göre V1=V2=0 olduğu durum için T3 ve T4 tranzistorlarından ISS/2 akımı akmalıdır. Aynı şekilde T1 ve T2 tranzistorlarından da ISS/2 akımları akmalıdır. Buna göre VS 1 = VS 2 = V − 2VT 1 4I SS ± −V 2 2 2 β (4.51) olur. T1, T2, T3 ve T4 tranzistorlarının boyutları aynı olduğu durum için her bir tranzistorun VGS gerilimi savaklarından akan akım ISS/2 ye bağlı olarak eşit olacaktır. Bu VGS gerilimleri tranzistorların iletimde olması koşulundan ⏐VTN⏐ eşik geriliminden mutlak değerce büyük olmalıdır. Şekil-4.10’daki devreye tekrar bakılacak olursa V1=V2=0 için T1 ve T3 tranzistorlarının VGS gerilimleri aynı olması gerektiğinden ve her iki tranzistorun da kaynak uçları ortak bir düğüme bağlı olduğundan, T1 ve T3 tranzistorlarının geçit gerilimlerinin birbirine eşit olması gerektiği söylenebilir. Bu koşul 3 numaralı düğüm gerilimi olan V nin sıfır volt olması anlamına gelir. Buna göre (4.51) numaralı denklemde V=0 konulursa (4.52) elde edilir. Daha önce de söylendiği gibi, her bir tranzistorun iletimde olması için VGS gerilimleri 4.21 VS 1 = VS 2 = −VT ± 1 4 I SS 2 β (4.52) ⏐VT⏐ den mutlak değerce büyük olmalıdır. (4.52) bu koşul altında düşünülecek olursa, ortada karekökün önündeki işaretin eksi olması gerektiği kolayca fark edilebilir. Buna göre gerçek VS1 ve VS2 gerilimleri VS 1 = V1 + V − 2VT 1 4 I SS − − (V1 − V ) 2 2 2 β (4.53) VS 2 = V2 + V − 2VT 1 4I SS − − (V2 − V ) 2 2 2 β olur. (4.48c), (4.47c) ve (4.47d) denklemlerinin kullanılması ve (4.53) deki VS1 ve VS2 gerilimlerinin yerlerine konulması ile (V − V1 ). 4 I SS β − (V1 − V ) 2 + (V − V2 ). 4I SS β − (V2 − V ) 2 = 0 denklemi elde edilir. Bu denklem ⎧ 4 I SS ⎫ ⎧ 4 I SS ⎫ (V − V1 ) 2 . ⎨ − (V1 − V ) 2 ⎬ = (V − V2 ) 2 . ⎨ − (V2 − V ) 2 ⎬ ⎩ β ⎭ ⎩ β ⎭ (4.54) biçiminde yazılabilir. a=4ISS/β olarak tanımlanırsa, bu bağıntı a . [ (V − V1 ) 2 − (V − V2 ) 2 ] = (V − V1 ) 4 − (V − V2 ) 4 (4.55) şeklinde yazılabilir. Eşitliğin sağ ve sol tarafındaki karelerin farkları şeklindeki terimler (m-n)(m+n) şeklinde yeniden düzenlenir ve gerekli sadeleştirme işlemleri yapılırsa, (4.55) bağıntısı V 2 − V (V1 + V2 ) + 1 2 (V + V2 2 − a ) = 0 2 1 (4.56) biçimine dönüştürülebilir. (4.56) daki ikinci dereceden denlemin çözümünden elde edilecek iki kök V1,2 V1 + V2 = ± 2 2 I SS β (V1 − V2 ) 2 − 4 (4.57) 4.22 şeklinde olur. Daha önce söylendiği üzere V1=V2=0 için V=0 olmalıdır. Ancak bu koşul (4.57) deki iki kök için de sağlanmamaktadır. Bu durumda (4.57) deki kökler uygun sonuçlar değildir. Bu nedenle (4.55) deki ana polinom yeniden düzenlenirse 4V 3 (V1 − V2 ) + 6V 2 (V2 2 − V1 2 ) + V [ 4V1 3 − 4V2 3 + 2a (V2 − V1 )] −V1 4 + V2 4 + aV1 2 − aV2 2 = 0 (4.58) olur. Bilindiği üzere (4.58) deki üçüncü dereceden polinomun iki kökü (4.57) deki gibidir. (4.58) in (4.56) polinomuna bölünmesi durumunda geriye kalan birinci dereceden denklem bize olması gereken kökü verecek denklemdir. (4.58)’in (4.56)’ya bölünmesinden ortaya çıkacak sonuç 4V (V1 − V2 ) + 2 (V2 2 − V1 2 ) = 0 (4.59) şeklindedir. (4.59) un çözümünde V gerilimi için V= V1 + V2 2 (4.60) ilişkisi elde edilir. Görüldüğü üzere Şekil-4.8’deki VS gerilim kaynağının sağlaması gereken koşulu, bir Vk gerilimi farkıyla Şekil-4.10’daki devre sağlamaktadır. Bu Vk gerilimi de Şekil-4.9’daki tampon devre yardımıyla elde edilir. Devrenin yapısı Şekil-4.11’de yeniden çizilmiştir. Bu devrenin giriş çıkış bağıntısı I 1 = K 2 (VCC − Vc − VTp ) 2 I 1 = K1 (V1 − VS − VTn ) 2 I 2 = K 3 (VCC − V X − VTp ) (a) (b) 2 I 1 + I 2 = I SS (c) (d) (4.61) denklemleri yardımıyla çıkartılabilir. 4.23 VCC +V c T2 Vx I1 T3 I1 T1 + V1 ISS VSS Şekil -4.11. Tampon Devre (4.61a) ve (4.61.b) denklemlerinin ortak çözümünden VS gerilimi için VS = V1 − VTn − K2 (V − VC − VTp ) K1 CC (4.62) bulunur. Görüldüğü üzere K1, K2, VTn, VCC, Vc ve VTp sabit değerleri için VS gerilimi, giriş gerilimi olan V1 ile negatif bir Vk geriliminin toplamı şeklindedir. Buna göre ACSP OTA için çıkarılmış olan ve (4.46) da gösterilmiş olan eğim ifadesi yeniden g m = −2K (Vk + VT ) (4.63) biçiminde yazılacak olursa, bu denklemde Vk yerine VK = −VTn − ( K2 V − VC − VTp K1 CC ) (4.64) ) (4.65) konarak ACSP OTA’nın eğimi için gm = β ifadesi elde edilir. ( β2 V − VC − VTp β 1 CC 4.24 ACSP OTA için çıkış katının oluşturulabilmesi, diğer bir deyişle devrenin her iki kolundan akan akımların farkının alınması için, simetrik OTA yapısında olduğu gibi, akım aynalarının kullanılması gerekir. Devre aslında Şekil-4.9’daki devreye akım aynaları eklenmesi ile oluşmaktadır. Bu devrenin çıkış direnci hesaplanması halinde, elde edilecek sonucun simetrik OTA için yapılmış olan analizin verdiği sonuçla aynı olacağı açıktır. 4.3. Çapraz bağlamalı OTA [11] Çapraz bağlamalı OTA nın çalışmasının temel prensipleri Şekil-4.12’ ye bakılarak anlaşılabilir. Şekil-4.12’de görüldüğü üzere TD1 ve TD2 tranzistorlarının kaynak uçlarından birer bağımsız gerilim kaynağı çapraz olarak bağlanmıştır. Her iki tranzistorun da doymada çalıştığı kabul edilerek ID2 ID1 TD1 TD2 +V1 + VGS 1 _ _ + +Vb +VTh + _ +V2 + _ VGS 2 +Vb+V Th Şekil-4.12. Çapraz Bağlamalı OTA Temel Devresi β (VGS1 − VTh ) 2 2 β I D2 = ( VGS 2 − VTh ) 2 2 I D1 = eşitlikleri yazılabilir. olursa, bu akımın (4.66) Fark akımı olan ∆ID, ∆ID=ID1-ID2 olarak tanımlanacak 4.25 − VGS 2 ⎞ ⎛V ∆I D = I D1 − I D2 = β(VGS1 + VGS 2 − 2VTh )⎜ GS1 ⎟ ⎝ ⎠ 2 (4.67) biçiminde ifade edilebileceği açıktır. (4.67) denklemindeki VGS1-VGS2 terimi giriş fark terimi olarak düşünülecek olursa, (VGS1+VGS2-2Vth) teriminin sabit bir gerilim değerine, örneğin Vb gibi bir değere eşit olması durumunda 3.3.2 denklemi lineer bir OTA karakteristiği özelliğinde olur. Bu söylenenleri gerçekleştiren devre yapısı Şekil-4.12’de gösterilmiştir. Bu durumda ∆ID çıkış akım farkı ∆I D = 2 βVbVin (4.68) olur. (4.68) den kolayca görülebileceği gibi, OTA nın eğimi 2βVb şeklinde Vb gerilimiyle doğru orantılıdır. Devre yapısı Şekil-4.13’de görülmektedir. İki koldan akan akımların farkının alınması ve devrenin çıkış katının oluşturulabilmesi üzere, simetrik OTA ve ACSP OTA yapılarındakine benzer biçimde, akım aynalarının kullanılması gerekir. 4.4 Krummenacher’in lineer CMOS OTA yapısı [8] CMOS analog tümdevre tasarımında fark kuvvetlendiricilerin ve geçiş iletkenliği kuvvetlendiricilerinin lineer çalışma bölgesinin genişliğini arttırmak üzere yararlanılabilecek bir diğer yöntem de, Şekil-4.14’de gösterilen fark kuvvetlendirici yapısından yararlanmaktır. Şekil-4.14’deki I1 ve I2 akımlarının farkının akım aynaları yardımıyla alınması durumunda, bu fark kuvvetlendirici yapısı OTA olarak kullanılabilir. Devredeki R direnci, kaynak bağlamalı kuvvetlendirici yapısında belirlenmiş olan lineer çalışma bölgesinin genişliğini arttırmak üzere kullanılmıştır. Şekil 4.14’deki devrede T1 ve T2 tranzistorlarının bipolar npn tranzistor olarak da gerçekleştirilmesi mümkündür. Bipolar tranzistorlardan oluşan bir emetör bağlamalı kuvvetlendiricinin lineer çalışma bölgesinin genişliği VT= k.T/q ısıl gerilimi mertebesindedir. Bu mertebedeki oldukça dar lineer çalışma bölgesinin 4.26 + VDD + VDD I1 I2 I2 I1 IB IB Şekil-4.13. Çapraz Bağlamalı OTA I1 I2 T1 Vi1 T2 Vi2 R ISS ISS VSS VSS Şekil 4.14. Lineer OTA yapısı genişliğini arttırmak üzere, bipolar tranzistorlu fark kuvvetlendiricilerinde Şekil-4.14’deki gibi bir lineerleştirme direnci kullanılır. CMOS kaynak bağlamalı kuvvetlendirici yapısı için lineer çalışma bölgesi 4.27 Viüst = 2I SS β , Vialt = − 2I SS β (4.69) alt ve üst sınırları arasında yer alır. Bu sınırlar, ISS kutuplama akımına ve tranzistorların β eğim parametresine bağlıdır; bölgenin genişliği bu parametrelere verilecek değerlere bağlı olarak ayarlanabilir. Ancak lineer çalışma bölgesinin genişliğini arttırmak için ISS akımının değerinin arttırılması halinde, sürücü tranzistorların VGS gerilimlerinin büyümesi nedeniyle, ISS akımını sağlayan tranzistorun doymasız bölgeye girmesi sorununu ortaya çıkarabilir. Aynı şekilde lineer çalışma bölgesinin genişliğini arttırmak için β eğim parametresinin değerinin küçültülmesi durumunda, OTA nın eğimi azalacaktır. Bütün bunlardan anlaşılacağı gibi, OTA nın eğimi ve lineer çalışma bölgesinin genişliği arasında bir optimizasyon problemi bulunmaktadır. Şekil-4.14’deki devrede R direncinin kullanılması ile oluşan devrenin analizi yapılacak olursa, basit kaynak bağlamalı kuvvetlendirici yapısında olduğu gibi, genel bir ∆ID-∆Vi geçiş fonksiyonu elde edilemeyeceği kolayca fark edilebilir. Bu tür bir inceleme, daha çok sayısal analiz ya da grafiksel gösterilimler için yapılabilir. Şekil-4.14’de verilen devredeki R direnci, CMOS analog tümdevre teknolojisinde MOS tranzistorlarla gerçekleştirilir ve devre yapısı Şekil4.15’deki biçimi alır. Devredeki T3 ve T3′ tranzistorlarının her ikisi de NMOS tranzistordur. Şekil-4.15’deki devrenin analizi yapılırken, V1=V2=0 için T1 ve T2 tranzistorlarının iletimde oldukları kabulü şartı altında (V1 > VS 1 ), (V1 − VS 1 > VTn ), (V2 > VS 2 ), (V2 − VS 2 > VTn ) eşitsizliklerinin her biri ayrı ayrı sağlanmalıdır. Aynı şekilde V1>V2 olması durumunda, VS1>VS2 olduğu gösterilebilir. T3 ve T3′ tranzistorlarının V1 > V2 4.28 I2 I1 T1 T2 Vi2 Vi1 T3 T3' ISS ISS VSS VSS Şekil-4.15. Direnç eşdeğeri ile lineer OTA Yapısı koşulu altında hangi ucunun kaynak, hangi ucunun savak ucu olduğu ise VS1>VS2 olmasından kolayca anlaşılabilir. Buna göre V1>V2 için T3 tranzistorunun savak ucu VS1 de, kaynak ucu VS2 geriliminde olmalıdır. V1>V2 ve V2>V1 için T3 ve T3′ tranzistorlarının kaynak ve savak uçları ve bu durumdaki gerilimleri V1 > V2 V2 > V1 VGS 3 = V1 − VS 2 VGS 3' = V2 − VS 2 (a) VDS 3( 3' ) = VS 1 − VS 2 VGS 3 = V1 − VS 1 VGS 3' = V2 − VS 1 (b) (4.70) VDS 3( 3' ) = VS 2 − VS 1 bağıntılarıyla verilebilir. T3 ve T3′ tranzistorlarının doymada çalıştıkları bölgelerinin sınırları ise V1>V2 iken T3 tranzistoru için VS 1 − VS 2 ≥ V1 − VS 2 − VTn (4.71) ’ olacaktır. M3 tranzistoru için aynı koşul VS 1 − VS 2 ≥ V2 − VS 2 − VTn şeklinde de gösterilebilir. İlgili bağıntıların düzenlenmesi halinde V1 − VS 1 ≤ +VTn , V2 − VS 1 ≤ +VTn (4.72) (4.73) elde edilir. (4.73) eşitsizliklerine göre, T3 ve T3′ tranzistorlarının doymada çalışması varsayımı altında, T1 tranzistoru kesimdedir. Bu, başta yapılmış olan 4.29 kabule ters düşmektedir. Bu durumda T3 ve T3′ tranzistorlarının doymasız bölgede çalıştıkları kabul edilebilir. Böylece V1 − V S 1 > V Tn (4.74) yazılabilir. Doymasız bölgede çalışan bir NMOS tranzistorun akım-gerilim bağıntısı VDS 2 ⎤ W⎡ I D = µ n Cox ⎢ (VGS − VT )VDS − ⎥ 2 ⎦ L⎣ (4.75) şeklindedir. K=µn.Cox.(W/L) olarak tanımlanır ve Şekil-4.15’deki ID3 ve ID3’ akımları (4.75) bağıntısı dikkate alınarak yazılacak olursa I D3 ⎡ (VS 1 − VS 2 ) 2 ⎤ = K⎢ (V1 − VS 2 − VT )(VS 1 − VS 2 ) − ⎥ 2 ⎣ ⎦ I D 3' ⎡ (VS 1 − VS 2 ) 2 ⎤ = K⎢ (V2 − VS 2 − VT )(VS 1 − VS 2 ) − ⎥ 2 ⎣ ⎦ (4.76) elde edilir. Şekil-4.15’deki devreden I=ID3+ID3’olarak tanımlanırsa, bu durumda I akımını veren bağıntı I = K [ (V1 + V2 − 2VS 2 − 2VT )(VS 1 − VS 2 ) − (VS 1 − VS 2 ) 2 ] (4.77) biçiminde yazılabilir. Şekil 3.4.2 den hareket edilirse I 1 − I − I SS = 0 (4.78) I 2 + I − I SS = 0 uyarınca ∆ID=I1-I2=2I olduğu kolayca görülebilir. T1 ve T2 tranzistorlarının iletimde ve doymada çalışmaları durumunda, bunların sağlayacakları akımgerilim ilişkisi I 1 = K1 (V1 − VS 1 − VT ) 2 , I 2 = K1 (V2 − VS 2 − VT ) 2 (4.79) olur. Buna göre ∆ID=I1-I2 olarak tanımlanırsa, ∆ID için , (4.79) denklemleri yardımıyla ∆I D = I 1 − I 2 = K1 (∆Vİ + VS 2 − VS 1 )(V1 + V2 − VS 1 − VS 2 − 2VT ) (4.80) yazılabilir. Buna göre ∆I D = 2I uyarınca, bu eşitlik (4.77) ve (4.80) eşitliklerinin yerine konulması ile (4.81) 4.30 K [ (V1 + V2 − 2VS 2 − 2VT )(VS 1 − VS 2 ) − (VS 1 − VS 2 ) 2 ] = K1 (∆V + VS 2 − VS 1 )(V1 + V2 − VS 1 − VS 2 − 2VT ) 2 (4.82) biçiminde yazılabilir. Denkleminin düzenlenmesi sonucunda VS1-VS2 gerilimi için VS 1 − VS 2 = K1 ∆V 2 K + K1 (4.83) bağıntısı elde edilir. Benzer şekilde, (4.78) denklemlerinden hareketle I 1 + I 2 = 2I SS (4.84) bulunur. Buna göre (4.79) daki I1 ve I2 ifadeleri ve (4.83) deki VS1-VS2 ifadeleri yerine konursaVS1 ve VS2 gerilimleri için VS 1 = ( K + K1 )V1 + KV2 (2 K + K1 ) 2 K − VT ± − ∆V 2 + I SS 2 K + K1 2 K + K1 2 K 2 K1 VS 2 = ( K + K1 )V2 + KV1 (2 K + K1 ) 2 K − VT ± − ∆V 2 + I SS 2 K + K1 2 K + K1 2 K 2 K1 (4.85) yazılabilir. Bu durumda ∆ID akımı 2 ⎛ 2KK1 ∆V ⎞ 2K ∆I D = ± ∆V −⎜ ⎟ + 2K1 I SS 2 K + K1 ⎝ 2 K + K1 ⎠ (4.86) olur. Burada a=1+β1/4β2, v=gm0. ∆Vi/ISS, i=∆ID/ISS, gm0=∂∆ID/∂∆Vi olarak tanımlanırsa i için i = v 1− v2 4 (4.87) gm0 için de g m0 = ∂∆ I D ∂∆Vi ∆Vi = 0 = I SS a (VGS − VT ) M 1 (4.88) yazılabilir. (4.87) den görülebileceği gibi, Şekil-4.15’deki devrede T3 ve T3′ tranzistorlarının doymasız çalıştıkları bölge içinde, kaynak bağlamalı kuvvetlendirici yapısının akım-gerilim ilişkisine benzer bir ilişki elde edileceği 4.31 açıktır. Bu ilişkinin bozulduğu durum, T3 ya da T3′ tranzistorunun doymasız bölgeden çıkıp, doymalı bölgede çalışması ile değişir. Bu durum V = g m0 ∆Vi > V1 = I SS a 2 + a + 0.5 a 4 + 0.25 (4.89) eşitsizliğinin sağlanması durumunda gerçekleşir. 3.4.22 koşulu altında akımgerilim ilişkisi ise [ av i=± 4a − 2 ± 4a − 1 − a 2 v 2 ] (4 a − 1) 2 2 (4.90) olacaktır. Buradaki artı-eksi işareti, giriş geriliminin artı veya eksi olmasına göre belirlenen işarettir. Çıkış akımının maksimum değeri ise v = g m0 ∆Vi = V2 = I SS 4a − 2 a (4.91) bağıntısı yardımıyla hesaplanabilir. KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul,1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul,1994. P.R. Gray, R.G. Meyer, Analysis and design of analog integrated circuits, John Wiley, 1984. F. Riedel, MOS Analogtechnik, Oldenburg Verlag, Wien, 1988. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. C.Acar, F.Anday, H. Kuntman, On the realization of OTA-C filters, Int. Journal of Circuit Theory and Applications, Vol 21, pp.331-341, 1993. F.Krummenacher, N. Joehl , A 4 MHz CMOS continuous-time filter on-chip 4.32 [9] [10] [11] [12] [13] [14] automatic tuning, IEEE J. Solid-State Circuits, Vol. 23, pp. 750-757,. 1988. L. Öğdüm, Aktif OTA-C filtrelerinde uygun OTA problemi, Yüksek Lisans Tezi, İTÜ Fen Bilimleri Enstitüsü, 1995. W. Sansen, Advanced Analog Design, Notes of Intensive Summer Course on CMOS VLSI Design, Swiss Federal Institute of Technology, Lausanne, 1989. E. Seevinck and R.W. Wassenaar, A versatile CMOS linear transconductor/square-law function circuit’, IEEE J. Solid-State Circuits, Vol. SC-22, pp. 366-377. G. Wilson and P.K.Chan, Comparison of four transconductors for fully integrated filter applications, IEE Proceedings, Pt-G, Vol. 138, No.6, pp.638688, 1991. H. Kuntman, Simple and accurate nonlinear OTA macromodel for simulation of CMOS OTA-C filters, Int. Journal of Electronics, 77, pp.993-1006, 1994. L. Öğdüm, H. Kuntman, Aktif OTA-C süzgeçlerinde uygun OTA problemi, IX. Mühendislik Sempozyumu Bildiri Kitabı, Elektronik Mühendisliği, 71-76, Süleyman Demirel Üniversitesi, Isparta, Mayıs 1996. 5. CMOS AKIM TAŞIYICI Akım taşıyıcı, akımın çok farklı empedans seviyelerindeki iki kapı arasında taşındığı üç kapılı aktif bir devre olarak tanımlanabilir. İlk akım taşıyıcı olan birinci kuşak akım taşıyıcı (CCI) 1968 yılında Smith ve Sedra tarafından ortaya atılmıştır. 1970 yılında Smith ve Sedra daha kullanışlı bir akım taşıyıcı devresi olan ikinci kuşak akım taşıyıcı devresini (CCII) geliştirmişlerdir. Günümüzde, akım taşıyıcı denildiğinde, ikinci kuşak akım taşıyıcı (CCII) anlaşılmaktadır. Aktif eleman olarak akım taşıyıcının kullanılmasıyla çeşitli türden aktif devre yapılarını gerçekleştirmek mümkündür. Bu yapılara örnek olarak, aktif süzgeç ve osilatör devreleri verilebilir. v Y Y vX CCII + X iZ Z vY Y vX i X CCII - iZ Z X i X (a) (b) Şekil-5.1. Evirmeyen (CCII+) ve eviren (CCII-) türden ikinci kuşak akım taşıyıcıların devre sembolleri : a) evirmeyen türden akım taşıyıcı , b) eviren türden akım taşıyıcı. Evirmeyen (CCII+) ve eviren (CCII-) türden ikinci kuşak akım taşıyıcıların devre sembolleri Şekil-5.1’de görülmektedir. CCII, aşağıda verilen bağıntılarla tanımlanan üç uçlu bir devredir. v X = vY iY = 0 iZ = m i X (5.1) Bu bağıntılarda vY, vX büyüklükleri Y ve X uçlarındaki gerilimlerin, iY, iX ve iZ büyüklükleri de Y, X ve Z uçlarına ilişkin akımların toplam ani değerini göstermektedir. iZ = iX ise CCII pozitif akım taşıyıcı adını alır ve CCII+ sembolü ile gösterilir. iZ = -iX ise CCII negatif akım taşıyıcı olarak isimlendirilir ve CCIIsembolü ile belirtilir. (5.1) bağıntısından anlaşılacağı gibi, Y ve Z için küçük işaret uç empedansları büyük, x için ise küçük olmalıdır. 5.2 CCII'nin gerçekleştirilmesi için işlemsel kuvvetlendiriciler ve bipolar tranzistorlarla devre kurulmasına dayanan tasarım yöntemleri bulunmaktadır. Bu yöntemler, ilkesel olarak tümleştirilmeye elverişli olsalar bile, özellikle işlemsel kuvvetlendiricilerden yararlanılmasına yönelik olanlar, gerçekleştirilme açısından ekonomik değildirler. Bunun başlıca nedeni, her işlemsel kuvvetlendirici için kırmık üzerinde ayrı bir alana gereksinme duyulmasıdır. Karmaşık yapıdaki sistemlerin küçük boyutta gerçekleştirilmesini sağlayan CMOS teknolojisinin hızlı gelişimi sonucunda, son yıllarda, analog fonksiyonları gerçekleştiren ve akım taşıyıcıları da kapsayan CMOS devrelerin geniş çapta tümleştirilebilmesi mümkün kılınmıştır. Bu bölümde, CMOS tekniği ile gerçekleştirilebilen iki ayrı akım taşıyıcı yapısı ele alınacaktır. 5.1. CMOS CCII+ devresi T3 T4 +VDD T5 T6 T2 T1 iZ iX +vY +vZ vX RX I1 T7 I2 T8 -VSS Şekil-5.2. Pozitif (evirmeyen) türden akım taşıyıcı yapısı. CMOS tekniği ile gerçekleştirilen bir pozitif akım taşıyıcı devresi Şekil5.2'de verilmiştir. T3-T6 PMOS tranzistorları ile T7-T8 NMOS tranzistorları akım aynası olarak görev yapmaktadır. I1 akım kaynağı devre için gerekli olan kutuplama akımını sağlar. Tranzistorların eş, akım aynalarının birim kazançlı oldukları ve tüm tranzistorların doyma bölgesinde çalıştıkları varsayılsın. Devrenin çalışması aşağıdaki biçimde açıklanabilir: 5.3 T3-T4 tranzistorları T1 ve T2 tranzistorlarından birbirine eş akımların akmasını sağlarlar. Böylece VGS1 = VGS2 olur ki, bu da vY = vX olmasını sağlar. RX direncinden akan iX akımı T2 tranzistorundan ve T3-T4 akım aynasından da akar. VX > 0 olması durumunda iX = vX/RX akımı x ucundan dışarıya doğru akacak, dolayısıyla T3-T4 akım kaynağının akımı I1 + iX olacaktır. Bu akım, T5 tranzistoru ve T7-T8 akım aynası ile Y ucuna yansıtılarak T1 tranzistorunun kaynak akımındaki değişimi kompanze eder, böylece iy daima sıfır olur. Aynı zamanda, T6 tranzistoru I1 + ix akımını Z ucuna yansıtacaktır. Bu durumda, I1 = I2 yapılırsa, Z ucundan dışarıya doğru iZ = iX akımı akar. Fark edilebileceği gibi, iZ akımının yönü iX akımı ile aynıdır. Bu nedenle, devre, pozitif (evirmeyen türden) akım taşıyıcı (CCII+) olarak isimlendirilir. 5.2. Negatif akım taşıyıcı (CCII-) T3 T4 T1 +vY T5 +VDD T6 I2 T2 iX iZ vX +vZ I1 T7 T8 T9 T10 -VSS Şekil-5.3. Negatif (faz döndüren türden) akım taşıyıcı yapısı. Negatif akım taşıyıcı yapısı Şekil-5.3'de verilmiştir. Bu devre, Şekil5.2'deki devreden türetilmiştir. Yapıda, T9 ve T10 tranzistorları I1 + iX akımını Z ucuna yansıtırlar. I2 = I1 yapılması durumunda, z ucundan içeriye doğru bir iZ = iX akımı akar. 5.3. Akım taşıyıcının performansı Buraya kadar yapılan incelemelerde bütün tranzistorların eş oldukları ve doyma bölgesinde çalıştıkları varsayılmıştır. Pratikte ise, tranzistorların birbirine 5.4 tam olarak eş olmamalarından ileri gelen bir hatanın ortaya çıkacağı ve bu hatanın, yapının performansında ideal performansa göre bazı sapmalara neden olacağı açıktır. Şekil-5.2'deki devre ele alınsın. I1 akım kaynağının çıkış direnci sonsuz kabul edilsin. Bu durumda, küçük işaretler için vy ve vx arasındaki ilişki ε1 = R x gm 2 ( gm 4 gd 1 - gm 3 gd 4 ) R x gm 2 gm 3 gd 4 + gm 2 gd 2 + gm 3 gd 4 (5.2) olmak üzere v x = v y .(1 - ε 1 ) (5.3) biçiminde yazılabilir. (5.2) bağıntısında gmi ve gdi büyüklükleri sırasıyla Ti (i =...) tranzistorunun geçiş iletkenliğini ve savak iletkenliğini , RX ise X ucuna bağlanan direnci göstermektedir. ε1 << 1 ise Y ucundaki gerilim X ucuna yüksek doğrulukta aktarılacaktır, başka bir deyişle X ucundaki gerilim Y ucundaki gerilimi iyi bir şekilde izleyecektir. Örnek olarak, RX = 1k, gm2 = 2.51 x 10-4 A/V, gm3 = 1.93 x 104 A/V, gd1 = gd2= 1.01 x 10-7 A/V ise ε1 =0.05% olur. X ucundan içeriye doğru bakıldığında görülen küçük işaret direnci aşağıdaki biçimde yazılabilir: rx = 1 ⎛ gm 4 gd 5 + gm 8 gd 1 ⎞ .⎜ ⎟ g m2 ⎝ g m 4 .( g m 8 + g d 5 ) ⎠ (5.4) Sayısal bir örnek verilirse, gm8 =2.52x10-4 A/V, gd5 = 1.02 x 10-7 A/V değerleri için rx = 3.7 Ω bulunur ki, bu direncin değeri istenen özellikleri sağlayacak kadar küçüktür. Y ucundaki küçük işaret direnci hesaplanırsa gd 1+ 1 g m3 (5.5) ry = g d7 bağıntısı elde edilir. gd7 = 1.02 x 10-7 A/V için ry = 9.8 MΩ bulunur ki, bu da yeteri kadar büyük bir direnç değeridir ve bu ucun göstereceği giriş direnci sonsuz kabul edilebilir. Z ucundaki uç direnci yaklaşık olarak T3-T6 akım aynasının çıkış direnciyle I2 akım kaynağının çıkış direncinin paralel eşdeğerine eşittir ve rz = gd 6 1 + g dI 2 (5.6) 5.5 biçiminde ifade edilebilir. (5.6) bağıntısındaki gdI2 büyüklüğü I2 akım kaynağının savak iletkenliğidir. rz direncinin değeri tipik olarak birkaç MΩ mertebesindedir. Bu direnç Wilson akım aynası yahut kaskod akım kaynağı kullanılarak arttırılabilir. Devrenin yüksek frekanslardaki davranışını inceleyelim. Yüksek frekanslarda baskın kutup x ucuna bağlanan eşdeğer direnç ve kapasitelerden ileri gelir. Bu kutup f x = R x gm 2 gm 4 2π ( R x g m 3 C1 + C 3 ) (5.7) biçiminde ifade edilebilir. Bu bağıntıdaki C3 ve C1 kapasiteleri C 3 = ( C gs 3 + C gs 4 + C gs 5 + C gs 6 ) ve C1 = C gs 1 şeklinde tanımlanmışlardır. İkinci kutup T3-T6 akım aynasından ileri gelmekte ve fm = gm 3 (5.9) 2π C 3 bağıntısıyla verilmektedir. Bu kutup frekansı, yukarıdaki sayısal değerler için 5 MHz civarında olur. Vx ve Vy gerilimleri arasındaki dengesizlik de 1/2 2( β 1 - β 2 ) ⎛ I 1 ⎞ ⎟ .⎜ V OS = ( V T 1 − V T 2 ) β 1 + β 2 ⎜⎝ β 1 + β 2 ⎟⎠ (5.9) bağıntısı ile verilebilir. (5.9) bağıntısında VTi ve βi büyüklükleri, sırasıyla, Ti tranzistorunun eşik gerilimini ve geçiş iletkenliği parametresini göstermektedir. VOS dengesizlik geriliminde birinci terim T1 ve T2 tranzistorlarının eşik gerilimlerinin farklı olmasından ileri gelmektedir. Modern CMOS prosesinde bu bileşen birkaç mV mertebesinde olur. İkinci bileşen ise geometrideki sapmalardan ileri gelir. Bağıntıdan fark edilebileceği gibi, bu bileşeni azaltmak için W/L oranı azaltılabilir, yahut I1 akım küçültülebilir. 5.6 IX RX1 RX2 RX3 VY RX3 >RX2 > RX1 Şekil-5.4a. Farklı RX değerleri için DC geçiş eğrisi (lineer değişim bölgesi gösterilmiştir.) RX3 >RX2 > RX1 VX/VY 1 RX3 RX2 RX1 Frekans, log Şekil-5.4b. Farklı RX değerleri için frekans eğrileri. CCII’nin farklı RX değerleri için elde edilen DC geçiş karakteristiği ve frekans eğrisi Şekil-5.4a ve Şekil-5.4b'de gösterilmiştir. Şekil-5.4'den görülebileceği gibi, devre, verilen bir gerilimi geniş bir aralık içerisinde pozitif ve negatif akımlara yüksek bir doğrulukla çevirebilmektedir. CCII+ ve CCII- devrelerini farklı topolojilerle gerçekleştirmek mümkündür. CMOS tekniği ile gerçekleştirilen üç farklı devre topolojisi Şekil-5.5, Şekil-5.6 ve Şekil-5.7’de görülmektedir. 5.7 T5 T6 T3 T4 T10 T9 iz = ix x Y T2 I X v y I B Z i x Rz Rx B I B T13 T7 V DD T12 M11 v T1 V bias1 T14 T15 T8 V bias 2 V T16 SS V DD T5 T6 T10 T17 T21 T12 T18 T22 T9 T3 T4 T11 I v B i x i z x Z T1 T2 Y X R v I y I B Rz x B I V V B1 T7 B2 T8 T13 B T14 T19 T23 T16 T20 T24 T15 -V SS Şekil-5.5. CMOS tekniği ile gerçekleştirilen CCII+ ve CCII- yapıları, Örnek-1. 5.8 T5 T14 T7 T12 T15 T8 T10 M9 T13 VDD T16 T11 iz = ix Z I X bias R x in + in - i T1 Y T2 Rz x Cc R bias T3 T4 T6 T17 T18 VSS VDD T5 T7 T14 T12 T15 M16 T21 T19 T8 T10 T9 T11 I bias T13 i =-ix z Z X in - T1 T2 in + Y Rz R R x i x Cc bias T3 T4 T6 T17 T18 T20 T22 VSS Şekil-5.6. CMOS tekniği ile gerçekleştirilen CCII+ ve CCII- yapıları, Örnek-2. 5.9 V DD T4 T3 T1 T5 T6 iz = ix M2 ix M17 Z vx X Rz v y Y T12 T9 Rx T18 T11 T10 T8 T7 T16 T13 T15 T14 V SS Şekil-5.7. CMOS tekniği ile gerçekleştirilen CCII+ ve CCII- yapıları, Örnek-3. 5.10 5.4. Elektronik olarak kontrol edilebilen akım taşıyıcı (ECCII) +VDD T4 I1 T5 T5' I1 IO T4' I2 I2 I2 Vref T3 T3' IB+i IB-i T2' T6 T1 T2 IA T6' T8 T7 T1' -VSS Şekil-5.8. Elektronik olarak kontrol edilebilen akım taşıyıcı hücresi. Elektronik olarak kontrol edilebilen akım taşıyıcı yapısı, akım transfer oranı bir akım ya da bir gerilimle değiştirilebilen bir akım taşıyıcı düzenidir. ECCII'nin tanım bağıntıları iY = 0 v X = vY i Z = ± h32 i X (5.10) biçimindedir. (5.10) bağıntısındaki h32 büyüklüğü, değeri elektronik yoldan kontrol edilebilen akım transfer oranıdır. ECCII yapısı Şekil-5.8'de verilmiştir. Bu devrede T1, T2 ve T3 tranzistorlarından oluşan yapı grubu ile T1', T2' ve T3' den oluşan yapı grubu, kare alan birer devre olarak davranırlar. T7, T8 tranzistorları ve IA akım kaynağı, T3 ve T3' tranzistorlarına kutuplama gerilimi sağlayan akım kontrollu bir gerilim referansı devresi oluştururlar. Bütün tranzistorların doymada çalıştıkları ve T5 ile T5' dışındaki tranzistorların tümünün eşit W/L oranlarına sahip oldukları kabul edilsin. Bu şart altında 5.11 2 I1 = 2IA+ ( I B +i ) 8IA ( I B - i )2 8IA | I B | + |i| ≤ 4 I A I2= 2 I A+ olmak üzere, devrenin çıkış akımı ⎛n IB⎞ ⎟.i io = ⎜ ⎝2 I A⎠ (5.11) biçiminde ifade edilebilir. (5.11) bağıntısından fark edilebileceği gibi, küçük işaret akımı, değeri elektronik yoldan değiştirilebilen bir k çarpanıyla çarpılarak çıkışa yansımaktadır. (5.11) bağıntısı, aynı zamanda, n büyüklüğünün kazancın değişim aralığını da belirleyen bir faktör olduğunu göstermektedir. | I B | + |i| ≤ 4 I A şartı uyarınca, kazancı arttırmak üzere IB büyüklüğü istenildiği kadar büyütülemez. Örneğin, n=1 için k çarpanının maksimum değeri 2 ile sınırlanır. Buna göre kmaks < 2n yazılabilir. Devrenin tümü Şekil-5.9'da verilmiştir. Bu yapıda T9'dan T13'e kadar olan tranzistorlar gerilimden akıma dönüştürücü olarak çalışırlar. Bu yapıda T9-T10, T11-T12, T17, T18, T15-T20 tranzistorlarının eş, akım kaynaklarının yansıtma oranlarının 1 olduklarını ve tüm tranzistorların doymada çalıştıklarını kabul edelim. MOS tranzistorların giriş direnci çok yüksek olduğundan, iy akımı iy = 0 alınabilir. T9'dan T12'ye kadar olan tranzistorlar ve IC akım kaynağı birlikte bir gerilim izleyici oluştururlar ve X ucundaki gerilimin Y ucundaki gerilimi izlemesini sağlarlar. T13 tranzistoru, akım izleyici işlevinin yerine getirilmesinin yanısıra, X ucunun düşük empedanslı olmasını da sağlar. X ucundan küçük bir i akımının akması durumunda, akım izleyici T13 tranzistorunun savak akımını IB + i değerine kadar arttırır. T15 tranzistoru, bu akımı akım kuvvetlendiricisinin A ucuna yansıtırken, T16 tranzistoru da aynı akımı T17-T20 tranzistorlarından oluşan akım kaynağının girişine getirir. 2IB sabit akım kaynağı nedeniyle T17 ve T19 tranzistorlarının savak akımları (IB - i) değerini alırlar. Bu akım da, akım kuvvetlendiricisinin B ucuna yansıtılır. Böylece, z ucundan dışarıya doğru bir iz = k.i çıkış akımı akar. iz akımı ix akımı ile aynı yönde olduğundan, bu devre 5.12 ECCII+ olarak isimlendirilmektedir. T15 tranzistorunun B ucuna, T20 tranzistorunun da A ucuna bağlanması durumunda ECCII- elde edilebileceği gösterilebilir. +V DD T11 T12 T14 T15 T13 T9 IB+iX T17 T18 T19 T20 VX Y VY T16 T10 X IC IB-iX 2IB IX -VSS +VDD IB IA IZ Z VZ Vref B A -VSS Şekil-5.9. Elektronik olarak kontrol edilebilen akım taşıyıcı yapısı. Devrenin ideal davranışından sapmasının başlıca nedenleri, tranzistorların gm geçiş iletkenliklerinin sonlu olması ve tranzistorlar arasındaki dengesizliklerdir. Akım kaynaklarının çıkış dirençleri sonsuz kabul edilirse, devredeki gerilim-akım çeviricinin geçiş iletkenliği hatası Δ gm gm ≈ g d 10 + g d 12 g m 10 .100 (5.12) biçiminde yüzde olarak ifade edilebilir. Bu bağıntıdan hareketle gm10 = 2.51 x 10-4 A/V, gd10 = gd12 = 1.02 x 10-7 A/V değerleri için geçiş iletkenliği hatası hesaplanırsa Δgm/gm =%0.08 bulunur. x ve y uçlarından içeriye doğru bakıldığında görülen giriş empedansları 5.13 rx = ( g m 9 + g m 10 ).( g d 10 + g d 12 ) g m 9 g m 10 g m 13 (5.13) rz = 1 gd 5 + gd 6 (5.14) biçiminde ifade edilebilirler. gm6 = gm10 = 2.51 x 10-4 A/V ve gm3 = 3.3x10-4 A/V için rx = 4.9 Ohm bulunur. Yine, gd5 = gd6 = 1.02 x 10-7 A/v için rz = 4.9 MOhm elde edilir. Wilson veya kaskod akım kaynaklarının kullanılmasıyla bu son değer daha da büyütülebilir. x ucundaki dengesizlik gerilimi 1/2 V OS = ( V T 9 ⎛ ⎞ β 9 - β 10 ⎜⎜ I D 9 + I D 10 ⎟⎟ . - V T 10 ) β 9 + β 10 ⎜ ( β 9 + β 10 ) ⎟ ⎜ ⎟ 4 ⎝ ⎠ (5.15) bağıntısıyla ifade edilebilir. (5.15) bağıntısındaki birinci terim eşik gerilimlerinin farklı olmasından ileri gelir. İkinci dengesizlik bileşeni ise geometrideki sapmalardan kaynaklanır. Farklı n değerleri için ız/ix akım kazancının IB/IA oranıyla ne şekilde değişeceği Şekil-5.10'da gösterilmiştir. iz/ix n=5 n=3 n=1 IB/IA Şekil-5.10. Farklı n değerleri için (iz/ix) akım transfer oranının (IB/IA) oranına bağımlılığı. 5.14 5.5. Akım taşıyıcılarda ideal olmama etkilerinin modellenmesi İdeal bir akım taşıyıcıda, giriş ve çıkış empedansları sonsuz, band genişliği sonsuz, X ucundan içeriye doğru bakıldığında görülen empedans sıfırdır. X ucundan akacak akımla X ve Z uçlarındaki gerilimler için herhangi bir dalgalanma sınırı söz konusu değildir. Gerçek bir akım taşıyıcıda, ideal akım taşıyıcıdan farklı olarak, giriş (Y) ve çıkış (Z) empedansları sonlu, X ucundan görülen empedans sıfırdan büyük, vx/vy ve iz/ix geçiş fonksiyonlarının band genişliği sonlu olmaktadır. Bunun yanısıra, X ucundaki akım ve gerilim I X min < i X (t ) < I Xmaks V X min < v X (t ) < V Xmaks sınırları arasında, Z ucundaki gerilim de VZ min < v Z (t ) < VZmaks sınırları arasında değişmekte, bu sınırlar zorlandığında, devre karakteristiklerinde doyma bölgesi ortaya çıkmaktadır. Bu bölümde, söz konusu idealsizlikleri modellemek üzere, basit yapılı ve yüksek doğruluklu bir akım taşıyıcı makromodeli verilecektir. Makromodel h .I VOFF + R C1 V C1 D6 +VDD - X - +V Y R +VZ CO CY RO IZ -V SS IX +VX L D D1 RC1 R E1 - VE1 2 RP D5 P D CP R E1 V r X1 E1 r X2 + 3 k VrX1 + 3 1 Y + k V 4 rX1 + -VSS k V D4 - VC1 + - +VDD + k 2 VX Şekil-5.11. Akım taşıyıcı makromodeli. + 5.15 Akım taşıyıcının lineer ve lineer olmayan davranışını modelleyen makromodel Şekil-5.11’de görülmektedir. Makromodel oluşturulurken, akım taşıyıcının girişçıkış karakteristiklerinden ve frekans eğrilerinden yararlanılmış, model bu karakteristikleri aslına uygun bir biçimde verecek ve az sayıda lineer olmayan eleman içerecek biçimde düzenlenmiştir. Bunun için VX-VY ve VZ-VY gerilim geçiş eğrilerinin, IX-VY ve IZ-VY akım geçiş eğrilerinin, X, Y ve Z uçlarından içeriye doğru bakıldığında görülen ZX, ZY ve ZO empedanslarının frekansla değişim eğrilerinin ölçü yoluyla yahut simülasyonla çıkartılması gerekmektedir. Model parametreleri, yukarıda değinilen karakteristiklerden yararlanılarak kolayca bulunabilmektedir. Kurulan lineer olmayan eşdeğer devre dokuz R elemanı, üç C elemanı, bir L elemanı, beş bağımlı kaynak, beş bağımsız gerilim kaynağı ve 6 diyot elemanı içermektedir. Bu elemanlar yardımıyla yapının gerilim ve akım izleme karakteristikleri, giriş ve çıkış empedansları, akım ve gerilim sınırlama özellikleri yeteri kadar doğru olarak modellenebilmektedir. Y ucuna ilişkin özellikleri temsil etmek için bir bağımsız gerilim kaynağı, bir R ve bir de C elemanı kullanılmıştır. X ucuna ilişkin giriş empedansının, akım ve gerilim sınırlama özelliklerinin modellenmesi için beş R elemanı, bir C elemanı, bir L elemanı, iki bağımlı gerilim kaynağı, dört bağımsız gerilim kaynağı ve dört de diyot elemanı öngörülmüştür. X ucundan içeriye doğru bakıldığında, ikinci dereceden bir empedans fonksiyonu ile ifade edilebilen bir empedans karakteristiği elde edilir. Rezonans karakteristiği biçimindeki bu davranışı modellemek üzere, eşdeğer devreye L elemanı eklenmiştir. Z ucuna ilişkin çıkış empedansı ve gerilim sınırlama özelliklerinin temsil edilmesi için de bir bağımlı akım kaynağı, üç R elemanı, bir C elemanı, iki bağımsız gerilim kaynağı ve iki diyot elemanı kullanılmıştır. Gerçek akım taşıyıcı ve makromodel karakteristikleri Makromodelin doğruluğunu göstermek üzere, Şekil-5.5’de verilen CMOS akım taşıyıcı için SPICE 2. DÜZEY MOS modeli kullanılarak gerçek devre için elde edilen simülasyon sonuçlarıyla önerilen makromodel ile elde edilen SPICE simülasyonu sonuçları karşılaştırılmıştır. Örnek olarak seçilen CMOS akım taşıyıcıya ilişkin makromodel parametreleri Tablo-5.1’de verilmiştir. 5.16 Tablo-5.1. Makromodel parametreleri. Eleman Eleman değeri Eleman RY CY rX1 rx2 CX LP RP k1 k2 RO RC1 VC1 RE1 VE1 RC2 1E12 Ohm 0.0489 pF 327 Ohm 400 Ohm 0.1 pF 40 μH 32kOhm 1 1 620 kOhm 10 kOhm 5.72 V 10 kOhm 1.1 V 1860 Ohm k3 k4 IS1 IS2 IS3 Is4 IS5 IS6 VOFF CO VC2 RE2 VE2 h - Eleman değeri -9 -2.2 1E-14A 1E-14A 1E-14A 1E-14A 1E-14A 1E-14A -63 mV .5 pF 3.3 V 3 kOhm 1.2 V 1 - Z ucu açık devre, RX =1k iken elde edilen VX-VY ve VZ-VY gerilim geçiş eğrileri Şekil-5.12’de görülmektedir. Şekil-5.13’de RX = 0 için eleman modeli ve makromodelle elde edilen IX - VY değişimleri , başka bir deyişle X ucundaki akımının VY ile değişimi yer almaktadır. X ucunun açık devre edilmesi durumunda bu uçtaki VX geriliminin VY gerilimi ile ne şekilde değişeceği eleman modeli ve makromodel ile hesaplanmış, sonuçlar Şekil-5.14’de gösterilmiştir. X ucundan içeriye doğru akıldığında görülen ZX empedansının frekansla değişim eğrisi Şekil-5.15’de , Z ucundan içeriye doğru bakıldığında görülen ZO empedansının değişim eğrisi de Şekil-5.16’da verilmiştir. vX/vY ve vZ /vY gerilim geçiş eğrilerinin frekansla değişimleri Şekil-5.17’de gösterilmiştir. Şekillerden kolaylıkla fark edilebileceği gibi, verilen model, akım taşıyıcının lineer ve lineer olmayan davranışını aslına uygun bir biçimde modellemektedir. Makromodel yardımıyla elde edilen sonuçlar, eleman modelleri yardımıyla elde edilen sonuçlarla iyi bir uyum sağlamaktadır. 5.17 Şekil-5.12. RX = 5k, RZ = oo için eleman modeli ve makromodel yardımıyla elde edilen VXVY ve VZ-VY değişimleri. Şekil-5.13. X ucundan içeriye ve dışarıya doğru akıtılan akımın sınırları. 5.18 r. Şekil-5.14. RX = ∞ için VX - VY değişimi. Şekil-5.15. X ucundan görülen ZX empedansının frekansla değişimi için makromodel ve eleman modeli yardımıyla elde edilen simülasyon sonuçları. 5.19 Şekil-5.16. Z ucundan görülen ZO empedansının frekansla değişimi için makromodel ve eleman modeli yardımıyla elde edilen simülasyon sonuçları. Şekil-5.17. vx/vy ve vz/vy gerilim transfer oranlarının frekansla değişimi için makromodel ve eleman modeli yardımıyla elde edilen simülasyon sonuçları. 5.20 KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] K.C. Smith, A. Sedra, The current conveyor - a new circuit building block, IEEE Proc., 56, pp.1368-1369, 1968. A. Sedra, K.C.Smith, A second generation current conveyor and its applications, IEEE Trans. on Circuit Theory, CT-17, pp.132-134, 1970. S.-I. Liu, H.-W. Tsao, J. Wu, T.-K.Lin, MOSFET capacitor filters using unity gain CMOS current conveyors, Electronics Letters, 26, pp.1430-1431, 1990. M.C. Chang, C. Toumazou, 3V MOS current conveyor for VLSI technology, Electronics Letters, 29, 317-318, 1993. A.S. Sedra, G.W. Roberts, F.Gohh, The current conveyor: History, Progress and New Results, IEEE Proc., 137, 78-77, 1990. W.S. Amptorn, V. Riewruja, F. Cheevasuvit, Integrible CMOS-base realization of current conveyors, Int.J. Electronics , 71, 793-798, 1991. H. Sedef, Akım taşıyıcı kullanarak aktif devre sentezinde yeni olanaklar, Doktora tezi, YTÜ FBE, Elektronik ve Haberleşme Mühendisliği ABD. Ocak 1994. C.M. Chang, P.-C.Chen, Realization of current-mode transfer function using second-generation current conveyors, Int. J. Electronics, 71, 809-815, 1991. B. Yenen, CMOS akım taşıyıcıların makromodellerinin oluşturulması ve akım taşıyıcılı süzgeçlerin analizi, Yüksek Lisans Tezi, İTÜ FBE, Elektronik ve Haberleşme Mühendisliği ABD. Ocak 1995. B. Yenen, N. Tarım, H. Kuntman, Aktif süzgeç simülasyonuna yönelik bir akım taşıyıcı makromodeli, Elektrik Müh. 6. Ulusal Kongresi Bildiri Kitabı, Cilt 3, 1023-1026, Uludağ Üniversitesi, Bursa, 11-17 Eylül 1995. N. Tarım, B. Yenen and H. Kuntman, Simple and accurate nonlinear currentconveyor macromodel, Melecon 96, Proceedings of 8th Mediterranean Electrotechnical Conference, Vol.1, pp.447-450, Bari, Italy, May 13-16, 1996. H. Tek, F. Anday, Voltage transfer function synthesis using current conveyors, Electronics Letters, 25, 1552-1553, 1989. 6. 1 6. MOS ANALOG ÇARPMA DEVRELERİ Analog çarpma devreleri, giriş gerilimlerinin gerilimi veren düzenlerdir ve aradaki ilişki çarpımıyla orantılı çıkış V O = K.V X .V Y (6.1) şeklindedir. K büyüklüğü çarpma devresinin kazanç sabiti olarak isimlendirilir. Pratikte, çarpım sonucunu veren terimin yanısıra hata terimleri de bulunur ve bağıntının (6.2) V O = K.V X .V Y + [ K X .V Y + K Y .V X + K O ] + f(V X ,V Y ) biçiminde yazılması gerekir. Bu bağıntıda ilk terim ideal çarpım sonucunu, ikincisi dengesizliği, üçüncüsü ise nonlineerliği vermektedir. 6.1 CMOS çarpma devreleri, basit çarpma devresi ID1 +VI1 T1 ID2 T2 +VI2 ISS -VSS Şekil-6.1. Basit fark kuvvetlendiricisi. CMOS tekniğinde en basit analog çarpma devresi yapısı, bipolar tekniğinde olduğu gibi, Şekil-6.1'deki basit fark kuvvetlendiricisi yardımıyla gerçekleştirilebilir. Başka bir deyişle, CMOS fark kuvvetlendirici yapısı, analog çarpma devresi gerçekleştirilmesinde temel hücreyi oluşturmaktadır. Elemanların doyma bölgesinde çalıştıkları ve savak akımının 2 I D = K.(V GS - V T ) 6. 2 biçiminde ifade edildiği, K = 1 W .k ′. 2 L olduğu kabulü ile tranzistorların savak akımlarını veren bağıntılar yazılırsa K ⎛ I SS V 2I VI ⎞ ⎜ ⎟ = . + I1 2 ⎝ K 2 2⎠ 2 K ⎛ I SS V 2I VI ⎞ ⎟ .⎜ I2 = 2 ⎝ K 2 2⎠ 2 bulunur. Buradan hareket edilirse, ∆I fark çıkış akımı için ∆I = I 1 - I 2 = K.V I . 2.I SS 2 -V I K (6.3) bağıntısı eldde edilir. ∆I çıkış fark akımı ifadesinde ISS büyüklüğü kuyruk akımını, VI giriş fark gerilimini verir. Bu bağıntının geçerlilik bölgesi - I SS ≤ VI ≤ K I SS K biçiminde tanımlanabilir. Geçerlilik bölgesi Şekil-6.2'de gösterilmiştir. Giriş geriliminin bu sınırları aşması durumunda tranzistorlardan biri kesimde olur ve akımın tümü diğer tranzistor üzerinden akar. Bağıntıdan fark edilebileceği gibi, ISS akımının değeri ile çıkış fark akımı kontrol edilebilmektedir. Bundan yararlanılarak, analog çarpma devresi gerçekleştirilebileceği açıktır. 6.2. MOS Gilbert hücresi Bipolar tekniğinden bilinen Gilbert hücresi MOS tekniği ile de gerçekleştirilebilir. MOS Gilbert hücresi Şekil-6.3'de verilmiştir. 6. 3 ∆I = I1 - I2 ISS -(ISS/K)0.5 (ISS/K)0.5 VI -ISS Şekil-6.2. Lineerlik bölgesi. I7 + VX + VY - T3 I8 T4 T5 T1 T6 T2 ISS -VSS Şekil-6.3. MOS Gilbert hücresi. Dört bölgeli çarpma işlemini gerçekleştiren bu yapıda çıkış fark akımı 6. 4 IO = ( I3 - I4 ) - ( I6 - I5 ) (6.4) şeklindedir. Eleman bağıntıları (6.4) de yerine konacak olursa IO 2 ⎡ ⎛ I SS V Y2 V Y ⎞ ⎢ ⎟ - V 2X = K.V X . ⎜ + ⎢ ⎝ K 2 2⎠ ⎣ 2 ⎤ ⎛ I SS V Y2 V Y ⎞ 2 ⎥ (6.5) ⎟ -V X - ⎜ ⎥ 2⎠ ⎝ K 2 ⎦ bulunur. Çıkış fark akımı ile giriş gerilimleri arasında lineer olmayan bir ilişki vardır. VX ve VY yeteri kadar küçükse çıkış akımı için IO = 2 .K.V X .V Y (6.6) elde edilir. Bu bağıntının geçerlilik şartı 2 ⎛ ⎞ VX << ⎜ I SS - V Y + V Y ⎟ ⎜ K 2 2 ⎟⎠ ⎝ 2 (6.7) olmasıdır. Lineerleştirilmiş CMOS Gilbert hücresi Basit kaynak bağlamalı fark kuvvetlendiricisi, VI giriş geriliminin (6.7) bağıntısı ile verilen sınırlar içindeki dar bir bölge dışında nonlineer bir davranış gösterir. Lineer davraniş elde edebilmek için ya VI giriş geriliminin küçük tutulması veya K büyüklüğünün küçük tutulması, ya da ISS kuyruk akımının değerinin büyük tutulması gerekli olur. Böylece ∆I = V I . 2.K. I SS yazılabilir. Öte yandan, küçük VI gerilimleri söz konusu olduğundan, giriş işaretinin değişim aralığı , dolayısıyla çıkış işaretinin değişim aralığı az olur. Büyük ISS akımlarıyla çalışma durumunda ise tranzistorların davranışı karesel bağıntıdan sapar. K büyüklüğünün küçültülmesi ise daha büyük VGS gerilimleriyle çalışmayı zorunlu kılar. 6. 5 ID1 T1 + VI _ ID2 T2 ISS+0.5K.VI2 -VSS Şekil-6.4. Lineerleştirme yöntemi. Yapının davranışının lineerleştirilebilmesi için, kuyruk akımına sabit ISS bileşeninin yanısıra, K.VI2/2 değerinde giriş geriliminin karesi ile orantılı değişen bir bileşen ilave edilir (Şekil-6.4). Giriş geriliminin karesi ile orantılı bu değişken bileşen T1 ve T2 tranzistorlarının savak akımlarını veren bağıntılarda yerlerine konularak ∆I çıkış fark akımı hesaplanırsa I1 K ⎛ I SS VI ⎞ = .⎜ + ⎟ 2 ⎝ K 2⎠ I1 K ⎛ I SS VI ⎞ = .⎜ ⎟ 2 ⎝ K 2⎠ 2 2 ∆I = V I . 2.K. I SS (6.8) bulunur. Bu durumda çıkış akımı VI giriş geriliminin lineer bir fonksiyonu olur. Bu bağıntının geçerlilik bölgesi - 2. I SS ≤ VI ≤ K 2. I SS K (6.9) şeklinde tanımlanabilir. ∆I-VI değişimi Şekil-6.5'de verilmiştir. Fark edilebileceği gibi, çıkış karakteristiğinde kırpılma yoktur. Tüm geçerlilik bölgesi boyunca lineer bir değişim elde edilmekte, bu bölge dışında ise parabolik bir değişimle karşılaşılmaktadır. 6. 6 Şekil-6.5. ∆VI-VI değişimi. Bu yöntemin Gilbert çarpma hücresine uygulanmasıyla, başka bir deyişle, yapıya söz konusu lineerleştirme düzeninin eklenmesiyle, küçük işaretler için geçerli olan (6.6) bağıntısı geniş bir bölge için geçerli hale getirilebilir. Lineerleştirme düzeninin eklendiği yapı Şekil-6.6'da verilmiştir. Bu devrede lineerleştirme akımı I0 = 1 .K.V 2X 2 (6.10) şeklindedir; çıkış akımı ise IO 2 ⎡ ⎛ I SS V Y2 V Y ⎞ 2. I 0 ⎢ ⎟ + = K.V X . ⎜ + - V 2X ⎢ ⎝ K 2 K 2⎠ ⎣ 2 ⎤ ⎛ I SS V Y2 V Y ⎞ 2. I 0 2 ⎥ ⎟ + - ⎜ - VX ⎥ K 2⎠ ⎝ K 2 ⎦ IO - 2 .K.V X .V Y (6.11) 6. 7 olur. (6.11) bağıntısı çıkış gerilimiyle giriş gerilimleri arasındaki ilişkiyi doğrudan doğruya ve herhangi bir yaklaşıklık yapılmaksızın vermektedir. Şekil-6.6. Lineerleştirilmiş Gilbert hücresi. Bu yapıda, giriş gerilimlerinden sadece birinin sükünet değeri sıfır seviyesinde tutulabilir. Diğer giriş gerilimi ise , tranzistorların doyma bölgesinde çalışabilmeleri için, bir doğru gerilim seviyesi etrafında değişmek zorundadır. Bu nedenle, bu giriş geriliminin, küçük değerli fark işaret bileşeninin yanısıra, yüksek değerli bir ortak işaret bileşeni de bulunur. Söz konusu sakınca, PMOS ve NMOS tranzistorların birlikte kullanıldıkları katlanmış Gilbert hücresi yardımıyla giderilebilir. Katlanmış Gilbert hücresi Katlanmış Gilbert hücresi Şekil-6.7'de verilmiştir. Bu yapının çıkış akımı hesaplanırsa 6. 8 6. 9 2 2 ⎫ ⎧ K p ⎛⎜ I SS V Y2 V Y ⎞⎟ ⎪ K p ⎛⎜ I SS V Y2 V Y ⎞⎟ 2 2 ⎪ = . . + VX VX⎬ IO Kn V X ⎨ ⎜ 2 ⎟⎠ 2 ⎟⎠ K n ⎜⎝ K p 2 ⎪ ⎪ Kn⎝ K p 2 ⎭ ⎩ (6.12) bulunur.(6.12) bağıntısında Kn büyüklüğü NMOS, KP büyüklüğü de PMOS tranzistorlara ilişkin geçiş iletkenliği parametresidir. Yapının eğriselliği, T3-T4 ve T5-T6 tranzistorlarının ortak kaynak uçlarına karesel terimli akım bileşeni eklenerek giderilebilir. Bu durumda çıkış akımı IO = 2 K n K p .V X .V Y (6.13) olur. TS1 ve TS2, T1 ve T4 tranzistorlarına eşleştirilmiş tranzistorlardır. Vx dengeli fark işaret geriliminin sabit değerli bir VCX ortak işaret bileşeni bulunduğu varsayılsın. Bu durumda I SQ = I S 1 + I S 2 2 I SQ = 2 K n .(V CX - V T ) + Kn 2 .V X 2 (6.14) olur. Bağıntıdan fark edilebileceği gibi, sabit VCX gerilimi ile ilişkili kutuplama akımı bileşeninin yanısıra, giriş fark işaretinin karesi ile orantılı bir ek bileşen ortaya çıkmaktadır. Bu bileşenleri içeren toplam akım, T3-T4 ve T5-T6 tranzistorlarına kuyruk akımı olarak uygulanmaktadır. Başka bir deyişle, bu yapı, hem ISS sabit akımını, hem de karesel terimi oluşturur. İdealden sapmalar, hata kaynakları CMOS Gilbert analog çarpma devresinin davranışının ideal davranıştan sapmasına neden olan etkenler başlıca iç ana başlık altında toplanabilir: a. taşıyıcıların hareket yeteneğinin VGS ile değişimi b. eleman dengesizlikleri c. ölçek faktörü hatası 6. 10 Taşıyıcıların VGS ile değişimi Uzun kanallı yapılarda (L≥10µm) kısa kanal etkileri ihmal edilebilir. Ancak, kanal boyu kısaldıkça, taşıyıcıların hareket yeteneğinin düşey doğrultudaki elektriksel alanla değişimi dikkate alınmak zorundadır. Buna göre, doymada çalışan bir tranzistor için savak akımı ID = 2 K.(V GS - V T ) 1+ θ .(V GS - V T ) (6.15) biçiminde ifade edilmelidir. q büyüklüğü sabit bir büyüklüktir ve değeri 0.001-0.1 [1/V] arasında değişir. Bu özellik kare alma devresinde ve kaynak bağlamalı yapılarda dikkate alınırsa, CMOS Gilbert hücresi için IO = ⎛ θ ⎛ Kp ⎞ 2. I SS V Y2 ⎞ + 1⎟. - ⎟ 2 K n K p .V X .V Y .⎜1 - .⎜ 2 2 ⎠ Kn ⎠ Kp ⎝ 2 ⎝ + α K n V 2X 2( I SS - K p V Y2 ) (6.16) bağıntısı elde edilir. Bu bağıntıda α = 3.θ .(V CX -V T ) 2 (6.17) şeklinde tanımlanır. Parantez içindeki terim lineer olmayan çarpma faktörüdür; küçük Vy değerleri için bu terim 1+ AV 2X + C V Y2 + C V 2X V Y2 yaklaşıklığı ile verilebilir. Bu sonuç, yapıda harmonik distorsiyonu olarak kendinin gösterir. Eleman dengesizliği Yapıdaki tranzistorların K büyüklükleri arasında Şekil-6.8'de gösterilen biçimde bir dengesizlik bulunduğu, yapının yükünün R1 = R2 = R dirençleri ile 6. 11 oluşturulduğu ve bunlar arasında da ∆R dengesizliği bulunduğu kabulü ile çıkış gerilimindeki dengesizlik bileşenleri hesaplanırsa ⎞ ⎛∆ ⎞ ⎛∆ VO = 2. K n . K p .V X .V Y + A.⎜⎜ K n1 ⎟⎟ + B.⎜⎜ K n 2 ⎟⎟ R ⎝ Kn ⎠ ⎝ Kn ⎠ ⎛∆Kp⎞ ⎛∆ ⎞ ∆R ⎞ ⎞ ⎛∆ ⎟ + D.⎜⎜ K n 3 ⎟⎟ + E.⎜ I SS ⎟ + F.⎛⎜ + C.⎜⎜ ⎟ ⎜ I ⎟ ⎟ ⎝ R ⎠ ⎝ Kn ⎠ ⎝ SS ⎠ ⎝ Kp ⎠ elde edilir. Şekil-6.8. Katlanmış Gilbert hücresinde dengesizlik. Bu bağıntıdaki büyüklükler ⎞ 1⎛ 2 I SS 2 - V Y + K n .V 2X ⎟ A = - ⎜ I SS - K p .V Y . 4⎝ Kp ⎠ ⎞ 1⎛ 2 I SS 2 B = ⎜ I SS + K p .V Y . - V Y + 3. K n .V 2X ⎟ 4⎝ Kp ⎠ (6.18) 6. 12 Kn .(2 I SS - K p .V 2y ) 2 2 I SS - K p .V 2p 1 D = - . K n . 2. K n .V 3X . 4 I SS - K p .V Y2 C = VX. 2 I SS - K p .V 2p 1 E = - . 2. K n . I SS .V X . 4 I SS - K p .V Y2 1 F = .( I SS + K n .V 2X ) 2 eşitlikleri ile tanımlanmışlardır. Bağıntılarda fark edilebileceği gibi, çıkış işaretinde harmonik distorsiyonu ve intermodülasyon distorsiyonu bileşenleri oluşmaktadır. Ölçek faktörü hatası Ölçek faktörünün proses duyarlığı %15 civarındadır. Çalışma sıcaklığı 0oC 100oC arasında değiştiğinde, ölçek faktörü %30 oranında azalmaktadır. 6. 3. CMOS dört bölgeli analog çarpma devresi Önceki bölümde ele alınan yapı, bipolar tekniğinden bilinen bir yapı blokunun MOS tekniğine uyarlanması ile ortaya çıkmış bir yapıdır. Gilbert dörtlüsünden farklı olarak, MOS tranzistorların karesel ID-VDS karakteristiğinden yararlanılarak gerçekleştirilen yapılar da bulunmaktadır. Bu yapıların sadece MOS tekniği ile gerçekleştirilebilecekleri açıktır. Bu bölümde, MOS tranzistorların karesel özelliklerinden yararlanılarak gerçekleştirilen bir analog çarpma devresi ele alınacaktır. Yapının temel hücresi, gerilim kontrollu bir lineer V-I çeviricidir. Bu yapının iki tanesinin bir araya getirilmesiyle iki bölgeli bir analog çarpma devresi, elde edilen bu yapının tekrar ikilenmesi ile de simetrik girişli, dört bölgeli bir analog çarpma devresi kurulmaktadır. Lineer V-I çevirici 6. 13 ID1 ID2 T2 T1 Şekil-6.9. Lineer V-I çevirici. Yapının temel hücresi olan lineer V-I çevirici Şekil-6.9'da görülmektedir. Yapıda T1-T2 tranzistorları eş tranzistorlar olduklarından, bunların gerilimleri de eştir. V GS 1 + V GS 2 = V 2 alınsın. Akımlar 2 I D 1 = K.(V GS 1 -V T ) 2 I D 2 = K.(V GS 2 -V T ) biçiminde ifade edildiklerinden A2 - B2 = (A + B).(A - B) bağıntısı uyarınca I D 1 - I D 2 = K.(V 2 - 2.V T ).(V GS 1 - V GS 2 ) olur; zira V GS 1 - V GS 2 = V 2 - 2.V GS 2 = 2.V GS 1 - V 2 şeklindedir. (6.19) 6. 14 ID2 ID1 T2 +V2 T1 T3 +V1 Şekil-6.10. Özellikleri düzeltilmiş V-I çevirici. Sabit V2 gerilimi için ID1 - ID2 savak akımları farkı VGS1 veya VGS2 ile orantılı olur. Bu büyüklüklerden birinin bağımsız olarak seçilmesi gerekir. Devreye Şekil-6.10'daki gibi bir T3 tranzistorunun eklenmesi, VGS2 geriliminin VGS3 üzerinden kontrol edilmesini sağlar. T2 ve T3 tranzistorları aynı geometridedir ve bir akım aynası gibi davranırlar, böylece VGS2 = VGS3 = VIN olur; dolayısıyla I D 1 - I D 2 = K.(V 2 - 2.V T ).(V 2 - 2.V IN ) (6.20) yazılabilir. Fark edilebileceği gibi, yapının çevirme oranı V2 gerilimi ile kontrol edilebilmektedir. Tranzistorların tümü doymada çalıştırıldıklarından V IN > V T V 2 > 2.V IN - V T olması gerekir. Çarpma devresi 6. 15 (6.20) bağıntısı açık olarak yazılırsa I D 1 - I D 2 = K.(V 22 - 2.V T .V 2 + 4.V T .V IN - 2.V 2 .V IN ) (6.21) bulunur. Bu bağıntıdaki son terim, tek bölgeli çarpma terimidir; bağıntının tümü ise V2 geriliminin lineer olmayan bir fonksiyonudur. İlk terim , V2 geriliminin karesi ile orantılıdır; ikinci ve üçünci terimler ise dengesizlik terimleridir. IL IR T2' T2 +V2 T1 T3 V1 V1' T 1' T3' Şekil-6.11. İki bölgeli analog çarpma devresi. Devrenin iki tanesi Şekil-6.11'deki gibi bir araya getirilirse, devrenin ∆I çıkış fark akımı, bir sonraki şekilde (Şekil-6.12) karşı düşen tranzistorlar dikkate alındığında I L = I D 11 - I D 24 , I R = I D 14 - I D 21 olmak üzere I L - I R = 2.K.( V 2 − 2.V T ).( V 1 - V 1 ' ) (6.22) biçiminde ifade edilebilir. Bu bağıntı iki bölgeli bir çarpma terimi içermektedir. (6.21) bağıntısıyla karşılaştırılırsa, V22 'li terimle VIN gerilimine ilişkin dengesizlik teriminin düştüğü kolayca fark edilebilir. Elde edilen bu yapının bir kere daha çaprazlanmasıyla, dört bölgeli analog çarpma devresi kurulabilir. Dört bölgeli analog çarpma devresi Şekil-6.12'de verilmiştir. Yapıda yer alan akım kaynağı, tek uçtan çıkış alınmasını sağlamak amacıyla kullanılmıştır. Yapının çıkış akımını giriş gerilimlerine bağlayan bağıntı çıkartılırsa 6. 16 I O = 2.K.(V 2 - V 2 ' ).(V 1 - V 1 ' ) (6.23) bulunur. (6.23) bağıntısından fark edilebileceği gibi, bu bağıntıda V2 'ye ilişkin dengesizlik terimi de ortadan kalkmaktadır . +VDD T21 T1 1 V2 T12 T31 V1 T32 T24 T23 T22 V2' IO T14 T13 V1' T33 T34 Şekil-6.12. Dört bölgeli CMOS analog çarpma devresi. Yapıdaki hata kaynakları CMOS analog çarpma devresinin davranışını ideal davranıştan saptıran başlıca hata kaynakları kanal boyu modülasyonu ve hareket yeteneğinin VGS gerilimine bağımlılığı başlıkları altında toplanabilir. Kanal boyu modülasyonunun etkisi etkisi dikkate alınırsa, savak akımı I D = K.(V GS - V T ) + λ. K V DS (V GS - V T ) 2 2 λ.K A 3 .(V GS - V T ) (6.24) şeklinde yazılabilir. Akım bağıntısındaki ilk terim istenen karesel I-V ilişkisini verir, diğer terimler ise harmonik distorsiyonuna neden olurlar. Kanal boyu modülasyonunun etkisi λ büyüklüğü küçültülerek, dolayısıyla uzun kanallı tranzistorlar kullanılarak azaltılabilir. 6. 17 Hareket yeteneğinin VGS gerilimine bağımlılığı Daha önce ele alınan (6.15) bağıntısının bu devreye uygulanması ile çıkış akımı 2 I D = K.(V GS -V T ) .(1 - θ .(V GS -V T ) 3 2 + θ 2 .(V GS - V T ) - θ 3 .(V GS - V T ) ... ) (6.25) biçiminde ifade edilebilir. Ortak ve fark işaret terimleri (V 1 -V 1' ) 2 ( V 1 + V 1 '-2.V T ) V 1C = 2 (V 2 -V 2 ' ) V 2D = 2 (V 2 +V 2 - 2.V T ) V 2C = 2 V 1D = biçiminde yazılırsa, beşinci kuvvete kadar seri açılımı I O = K O .[ V 2d .V 1d .(2 a 2 +6 a 3 .( V 2c - V 1c ) +12 a 4 .(V 2c - V 1c )2 + 20 a 5.(V 2c - V 1c )3 ) +V 32d .V 1d .( a 4 + 5 a 2 .(V 2c - V 1c )) ] olur. Fark işaret giriş gerilimlerinin saf işaretler ve ortak işaret gerilimlerinin sabit olması durumunda, parantez içindeki gerilimler de sabittir. Böylece çıkış akımı 3 .V 2d I O = C1 .V 2d .V 1d + C 2 .V 32d .V 1d + C 3 .V 1d biçiminde yazılabilir. Fark edilebileceği gibi, yüksek dereceden terimler intermodülasyon distorsiyonu oluşturmaktadırlar. KAYNAKLAR [1] [2] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri 6. 18 [3] [4] [5] [6] [7] [8] [9] [10] Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul, 1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul,1994. P.R. Gray, R.G. Meyer, Analysis and design of analog integrated circuits, John Wiley, 1993. R.Gregorian, G.C. Temes, Analog MOS integrated circuits for signal processing, John Wiley, 1986. A.B. Grebene, Bipolar and MOS analog integrated circuit design, John Wiley, 1984. F. Riedel, MOS Analogtechnik, Oldenburg Verlag, Wien, 1988. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. J.N. Babanezhad, G.C. Temes, A 20V four quadrant CMOS analog multiplier, IEEE Journal of Solid-State Circuits, 20, pp. 1158-1167, 1985. K. Bult, H. Wallinga, A CMOS four-quadrant analog multiplier, IEEE Journal of Solid-State Circuits, 21, pp. 430-435, 1986. 7. MOS OSİLATÖR DEVRELERİ İşaret üreten devreler, genel olarak, osilatör olarak isimlendirilirler. Osilatörler, doğru akım gücünü periyodik dalga şekilli bir işarete çeviren devrelerdir. Osilatör yapıları, akortlu osilatörler ve akortsuz osilatörler olarak iki ana grupta toplanabilirler. Akortlu osilatörler, genellikle, yüksek frekanslarda kullanılan yapılardır ve L elemanı içerirler. Bunun yanısıra, alçak frekanslarda kullanılan RC osilatörleri, dolupboşalmalı osilatörler, s-C osilatörleri ve yüksek frekanslarda kullanılmaya da elverişli OTA-C osilatörleri bulunmakta ve yaygın olarak kullanılmaktadır. Bu bölümde, MOS tümdevre tekniğine elverişli temel osilatör yapıları ele alınarak incelenecektir. 7.1. s-C osilatörleri Alçak frekanslarda çalışacak bir sinüs osilatörü gerçekleştirmek üzere, bilindiği gibi, RC osilatörü tekniklerinden yararlanılmaktadır. Yaygın olarak kullanılan sinüs osilatörleri araştırıldığında, Wien osilatörü ve diferansiyel denklem çözümüne dayanan osilatör yapıları akla ilk gelen osilatör devreleridir. Bu iki yapı da, ayrık devre tekniğinde RC osilatörü olarak gerçekleştirilirler. Osilasyon frekansı, bu tür yapılarda, RC elemanlarının değerleri ile belirlenir. Ancak, tümleştirilmiş RC osilatörlerinde kullanılacak direnç değerleri tam olarak kontrol edilemez ve bunların toleransları oldukça büyük olur. RC osilatörlerindeki direnç elemanları yerine, kondansatör-anahtar eşdeğerlerinden yararlanılarak anahtarlamalı kondansatör tekniğine dayanan osilatör yapıları oluşturulabilir (Bkz: Bölüm 8). Wien osilatörü yapısı Şekil-7.1'de ve bunun s-C eşdeğeri de Şekil-7.2'de verilmiştir. RA/RB oranının yeteri kadar doğru sağlandığı ve işaret frekansına göre yeteri kadar yüksek bir örnekleme frekansı kullanıldığı varsayılırsa, osilasyon frekansı için ωO ≈ CR CR = .f C.T C C (7.1) 7.2 yazılabilir. Bağıntıdan fark edilebileceği gibi, osilasyon frekansını belirleyen R direnci yerine anahtarlamalı kondansatör eşdeğeri olan T/CR alınmıştır. Açıkça C1 R1 + +VO _ R2 C2 R (K-1).R Şekil-7.1. Wien osilatörü. φ1 φ2 φ2 CR φ1 C CR + _ +VO C R (K-1).R Şekil-7.2. Wien osilatörünün sC tekniği ile gerçekleştirilmesi. fark edilebileceği gibi, bir osilatörün anahtarlamalı kondansatör tekniği ile gerçekleştirilmesi, saat frekansını osilatör frekansına çevirme işlemine karşı düşmektedir. Bu oluşumun başarısı, kararlı bir fC saat frekansı üretilmesine bağlıdır. 7.3 Diferansiyel denklem çözümüne dayanan osilatör yapısının klasik devre tekniği ve anahtarlamalı kapasite tekniği ile nasıl gerçekleştirileceği, Şekil7.3'de verilmiştir. RC devresi ile gerçekleştirilme durumunda osilasyon frekansı R R R C2 C4 R1 _ R3 + _ _ + + VO2 V O1 Şekil-7.3a. İki fazlı osilatörün klasik devre tekniği ile gerçekleştirilmesi. C2 C1 φ1 C4 φ1 φ2 C3 _ φ2 φ1 φ1 + _ φ2 + Şekil-7.3b. İki fazlı osilatörün sC tekniği ile gerçekleştirilmesi. ⎛ ⎞ 1 ⎟ = ⎜ ⎝ R1 . R 3 . C 2 . C 4 ⎠ 1/ 2 ωO (7.2) olur. Anahtarlamalı kapasite kullanılması durumunda ise, osilasyon frekansı ⎛ C1 . C 3 ⎞ ⎟ = ⎜ 2 ⎝ T .C 2 .C 4 ⎠ 1/ 2 ωO ⎛ C1 . C 3 ⎞ ⎟ .fC = ⎜ ⎝ C 2 .C 4 ⎠ 1/ 2 (7.3) 7.4 biçiminde saat frekansı cinsinden ifade edilebilir. s-C süzgeçleri gerçekleştirilirken kullanılan işlemsel kuvvetlendiricilerin ve anahtar elemanlarının CMOS teknolojisi ile kolayca oluşturulabildiklerini belirtmekte yarar vardır. 7.2. MOS dolup-boşalmalı osilatörler +VDD TA TB IC IC kontrol akýmý T1 T3 B B' VO1 T4 T2 A1 A2 VO2 Şekil-7.4. CMOS dolup-boşalmalı osilatör. BJT tümdevre tekniğinde olduğu gibi, MOS tümdevre tekniğinde de alçak frekanslarda dolup-boşalmalı osilatör yapıları tercih edilir. Kaynak bağlamalı ikili (emetör bağlamalı ikili) gibi BJT tekniğinden bilinen yapıların benzerleri MOS tümdevre tekniğinde osilatör gerçekleştirilmesinde yaygın olarak kullanılır. CMOS tekniği ile gerçekleştirilen bir akım kontrollu osilatör yapısı Şekil-7.4'de verilmiştir. SR ikilisinin çıkışlarının VO2 = 0 , VO1 = VDD olduğunu varsayılsın. Bu durumda T1 ve T4 iletimde, T3 ve T2 kesimde olacaklardır. C1 kondansatörü IC akımı ile dolmaya başlar. B noktasının gerilimi artarak A1 eviricisinin eşik gerilimine ulaştığında SR ikilisi konum değiştirir. Bu defa T2 ve T3 tranzistorları iletimde, T1 ve T4 tranzistorları kesimde olacaktır. Daha önce dolu olan kondansatör T4 ün savak ucunu bir diyot gerilimi kadar negatifte tutar. Kondansatör tekrar IC akımıyla T2 ve T3 üzerinden dolar. 7.5 B noktasının gerilimi A2 eviricisinin konum değiştirme eşiğine yükseldiğinde ikili devre tekrar konum değiştirir. Olay periyodik olarak devam eder. Devrenin osilasyon frekansı fO = IC 2. C1 .(V TR + V D ) (7.4) bağıntısından hareketle hesaplanabilir. Bağıntıda VTR büyüklüğü eviricinin eşik gerilimini, VD ise diyot gerilimini göstermektedir. Bağıntıdan görülebileceği gibi, frekans akımla lineer olarak değişmektedir. Devrede kullanılan eviriciler, VE kapısı ile SR ikilisinin girişlerine yasak girişin gelmesini önlemek üzere kullanılmışlardır. CMOS tekniği ile gerçekleştirilebilecek dolup-boşalmalı gerilim kontrollu osilatör yapıları Şekil7.5'de verilmiştir. 7.3. CMOS OTA-C osilatörler Sadece geçiş iletkenliği kuvvetlendiricisi ve kondansatörler kullanılarak gerçekleştirilen osilatör yapıları yüksek frekans devrelerinde oldukça fazla yarar sağlarlar. Devrelerin sağladığı en büyük yarar, yapıda endüktans bulunmaması, OTA nın açık çevrimde çalışabilmesi, başka bir deyişle, yapılan lokal geribeslemelerle frekans cevabına ilişkin kutuplar için ek bir sınırlama getirmemesidir. OTA nın eğiminin bir tasarım parametresi olarak kullanılması da elde edilen diğer bir yarar olarak değerlendirilebilir. Bu eğim akımın bir fonksiyonu olduğundan OTA nın kuyruk akımının değiştirilmesiyle söz konusu parametre ve bununla da frekansı değiştirme olanağı bulunmaktadir. Devrenin çalışması ikinci dereceden bir osilatör devresinin karakteristik denkleminin elde edilmesine dayanır. Bu karakteristik denklem s2 - b.s + Ω2O = 0 (7.5) şeklindedir. b ve Ω0 büyüklükleri OTA ların geçiş iletkenliklerinin ve kapasitelerin fonksiyonudur. Bu karakteristik denklem çeşitli yapı düzenleriyle 7.6 VC kontrol sıfırlama +VDD RA R A _ RB + VO R T + _ B R +VDD R T3 T4 T12 T14 T1 T2 I eşik I I T13 R boşaltma VO T5 R T8 T6 T15 T8 T9 tetikleme T10 T11 sıfırlama Şekil-7.5. CMOS tekniği ile gerçekleştirilen diğer dolup-boşalmalı osilatör yapıları. sağlanabilir. Bu düzenlerden 2OTA3C (iki OTA ve üç kondansatör), 3OTA2C (üç OTA ve iki kondansatör), 4OTA2CI, 4OTA2CII (dört OTA ve iki 7.7 kondansatör) ve 4OTA4C (dört OTA ve dört kondansatör) düzenleri Şekil-7.6'da verilmiştir. Bu yapılara ilişkin karakteristik büyüklükler de Tablo-7.1’de gösterilmiştir. Tablo 7.1. Şekil.-7.6’daki devreler için OTA modeli ile yapılan analizlerden elde edilen b ve Ω0 ifadeleri Devre b 2OTA3C osilatörü (gm1 − gm2 ).C3 (C1 + C3)(C2 + C3) − C32 3OTA2C osilatörü gm3 C1. Not: Bu terimin sıfırlanması gerekir. Ω0 g .g m1 m2 (C1 + C3)(C2 + C3) − C32 g .g m1 m2 C .C 1 2 4OTA2CI osilatörü g .C − g .C m3 2 m4 1 C .C 1 2 g .g − g .g m1 m2 m3 m4 C .C 1 2 4OTA2CII osilatörü ⎛ g − g ⎞. C ⎝ m3 m4 ⎠ 2 C .C 1 2 g .g m1 m2 C .C 1 2 4OTA4C osilatörü CC C ⎛ ⎞ 1 2 3 ⎝ gm3 − gm4 ⎠. ⎛ ⎞⎛ ⎞ + C C ⎝ 1 3 ⎠⎝C2 + C3 ⎠ C .C 1 2 ⎛ C ⎞⎛ C ⎞ CC 1 2 g . g ⎜1 + 1 ⎟ . ⎜1 + 2 ⎟ − g . g m1 m2 ⎜ C ⎟ ⎜ C ⎟ m3 m4 C2 ⎝ 3⎠ ⎝ 3⎠ 3 C .C 1 2 7.8 gm1 gm2 VO1 + VO2 - gm1 - + + - gm2 - VO1 C3 C1 C2 C1 (a) gm1 + VO2 C2 C1 gm3 gm4 + - - + gm2 + - - VO1 VO2 C1 + C2 (d) gm3 gm1 + - gm2 + - VO1 VO2 - (b) C1 C2 C3 C3 - + - gm1 gm2 + gm4 gm3 - + - + VO1 VO2 + C1 C2 (e) gm3 gm4 + - - + (c) Şekil-7.6. Yüksek frekans OTA-C osilatör yapıları: a) 2OTA3C, b) 3OTA2C c) 4OTA2CI, d) 4OTA2CII, e) 4OTA4C. 7.9 Bir ucu topraklanmış C elemanları ve OTA kullanılarak gerçekleştirilen OTA-C osilatör yapıları Bu bölümdeki osilatör devreleri Acar, Anday ve Kuntman tarafından önerilen alçak geçiren, yüksek geçiren süzgeç yapıları ile Sinencio, Geiger ve Lozano tarafından önerilen band geçiren filtre yapıları kullanılarak türetilmiş, bu süzgeç yapıları hareket noktası alınarak üç yeni osilatör yapısı elde edilmiştir. Elde edilen yapıların hareket noktası Şekil-7.7’de görülmektedir. Bu yapıların ideal OTA kullanılarak yapılan analizi sonucunda b osilasyon şartı ve Ω0 osilasyon frekansı için elde edilen bağıntılar Tablo.7.2’de verilmiştir.Tablo 7.2’deki b büyüklüğünü veren bağıntılar incelenirse, bu değerleri sıfır yapmak ve idealsizlik etkilerini dengelemek üzere b büyüklüğünün negatif veya pozitif değerlere kaydırılması gerektiği, bunun ise mümkün olamayacağı fark edilebilir. Söz konusu problemi çözmek üzere, yukarıdaki yapılara Şekil-7.8’de gösterilen CMOS OTA’yla gerçekleştirilen negatif direnç eklenmiştir. Şekil 7.7a Alçak geçiren süzgeçten elde edilen osilatör yapısı 7.10 Şekil -7.7b Yüksek geçiren süzgeçten elde edilen osilatör yapısı Şekil -7.7c Band geçiren süzgeçte,en elde edilen osilatör yapısı Tablo 7.2. Şekil-7.7’de verilen devrelere ilişkin osilasyon şartı ve osilasyon frekansı bağıntıları Şekil No b Ω0 Şekil 7.7a g m2 g m1 . g m2 C2 C1 . C2 g m2 . g m3 gm1. gm2 . gm3 gm4 . C1. C2 Şekil 7.7b g m 4 . C2 Şekil 7.7c 0 g m1 . g m2 C1 . C2 7.11 Şekil 7.8 CMOS OTA ile oluşturulan negatif direnç Bu negatif direncin değeri Rn = − 1 gm bağıntısıyla hesaplanabilir. Şekil-7.7’deki osilatör yapılarına negatif direncin eklenmesiyle oluşturulan yeni osilatör topolojileri Şekil-7.9’da verilmiştir. Bu devrelere ilişkin yeni b ve Ω0 bağıntıları Tablo 7.3’de görülmektedir. Şekil-7.9a 3OTA-2C Osilatör yapısı 7.12 Şekil-7.9b. 5OTA-2C Osilatör yapısı Şekil-7.9c 4OTA-2C Osilatör yapısı Tablo 7.3. Şekil-7.9’da verilen devrelere ilişkin osilasyon şartı ve osilasyon frekansı bağıntıları Şekil No b Ω0 Şekil 7.9a Şekil 7.9b g m2 − g m3 g m1 . g m2 C2 C1 . C2 ⎛ g .g ⎞ ⎜⎜ m2 m4 − g m3 ⎟⎟ ⎝ g m5 ⎠ g m1 . g m 2 . g m5 g m4 . C1 . C2 C2 Şekil 7.9c gm 4 − gm 3 g m1 . g m2 C2 C1 . C2 7.13 Yeni yapılara ilişkin b büyüklüğünü veren bağıntılar incelendiğinde, osilasyon şartının gm geçiş iletkenliği değerleri eşit seçilerek sıfır yapılabildiği ve idealsizlik etkilerinin b’ye ek olarak getirdiği negatif ve pozitif terimlerin gm eğimlerinden birinin büyük seçilmesiyle dengelenebildiği kolayca fark edilebilir. OTA idealsizliklerinin osilatör yapılarına etkisi İşlemsel geçiş iletkenliği kuvvetlendiricisi, diğer ismiyle OTA, giriş büyüklüğü gerilim, çıkışı büyüklüğü akım olan bir yapıdır. Dolayısıyla, bu yapı gerilim kontrollü akım kaynağı (VCCS) olarak davranmaktadır. İdeal OTA için çıkış direnci sonsuz, çıkış akımının salınabileceği aralık sonsuz, band genişliği sonsuz ve eğimin değiştirilebileceği aralık sonsuz olurken, pratikte bu değerlere ulaşmak olanaksızdır. Bu nedenle, ideal şartlara olabildiğince yaklaşılmaya çalışılır. Bu bölümde, en baskın idealsizlik bileşeni olan sonlu çıkış direncinin ve sonlu band genişliğinin b ve Ω0 büyüklüklerine etkisi ele alınarak incelenecektir. Yapılan analizlerde kullanılan OTA modeli, Kuntman tarafından OTA’nın lineer ve lineer olmayan davranışlarını modellemek üzere önerilen makromodelden türetilmiştir. Bu model Şekil-7.10’da verilmiştir. Söz konusu model kullanılarak elde edilen yeni b ve Ω0 değerleri Tablo-7.4’de görülmektedir. Şekil-7.10. Simülasyonda kullanılan OTA modeli 7.14 Burada, Ro büyüklüğü OTA’nın çıkış direncini, Co çıkış kapasitesini, Rin1,Rin2 giriş direncini, Cin1=Cin2 giriş kapasitesini göstermektedir. OTA’nın eğimi g m ( s) = gm s 1+ ωp ωp = (7.6) 1 R3 C 3 bağıntısıyla verilmektedir.Yapılan (i=1,2,3,4,5) alınmıştır. incelemede C1=C2=C,, Gi=G0, ωi=ωp Tablo 7.4. Şekil.-7.9’daki devreler için OTA modeli ile yapılan analizlerden elde edilen b ve Ω0 ifadeleri Şekil No Şekil 7.9a Ω0 b ⎛g − g ⎞ 4G 2 ⎛ ⎞ m3 ⎟. Go + o + 3G C ⎜ m2 ⎝ gm2 − gm3 ⎠. C + ⎜ o ⎟ ω ω p p ⎝ ⎠ ⎛g − g ⎞ 2G 2 6G C m3 ⎟. C + o + o C2 + ⎜ m2 ⎟ ⎜ ω ω ω 2 p p ⎝ ⎠ p ⎛ g .g ⎞ ⎛ g .g ⎞ Go 4G 2 o ⎜ m2 m4 − gm3⎟. C + ⎜ m2 m4 − gm3⎟. + + 3GoC − − g G g G 2 2 o o ⎝ m5 ⎠ ⎝ m5 ⎠ ωp ω p Şekil 7.9b ⎛g − g ⎞ 3Go2 8GoC m4 m3 ⎟ C2 +⎜⎜ ⎟. C + 2 + ω ω p p ωp ⎝ ⎠ ⎛g Şekil 7.9c −g ⎞ 2 ( gm4 − gm3).C + ⎜⎜⎝ m4wp m3⎟⎟⎠.Go + 6ωGop + 4GoC ⎛g − g ⎞ 3Go2 8G C C2 + ⎜⎜ m4 m3 ⎟⎟.C + 2 + o ω ωp ωp p ⎝ ⎠ g m1 g m2 + ( g m2 − g m3 ) Go + 2Go 2 ⎛ g m2 − g m3 ⎞ 2Go 2 6Go C + C2 + ⎜ ⎟. C + ωp ωp2 ⎠ ⎝ ωp ⎞ gm1gm2. gm4 ⎛ gm2. gm4 +⎜ − gm3⎟Go + 2Go2 gm5 − 2Go ⎝ gm5 − 2Go ⎠ ⎛ g .g ⎞ C 2G 2 6G C C2 + ⎜ m2 m4 − gm3⎟. + o2 + o ωp ⎝ gm5 − 2Go ⎠ ωp ωp g m1 g m2 + ( g m4 − g m3 ) Go + 3Go 2 ⎛ g m4 − g m3 ⎞ 3Go 2 8Go C C2 + ⎜ + ⎟. C + ωp ωp2 ⎝ ωp ⎠ 7.15 +VDD T6 T4 T8 T10 T5 T3 T7 T9 T1 T2 V- +VO V+ IO T11 T13 IA T12 T14 -VSS Şekil.7.11 Kaskod OTA devresi Tablo.7.5. Kaskod OTA devresi için tranzistor geometrileri T1 T2 T3 T4 T5 T6 T7 W(µm) 5 5 10 10 10 10 10.27 L(µm) 3 3 3 3 3 3 3 T8 T9 T10 T11 T12 T13 T14 W(µm) 10.27 10 10 5 5 5 5 L(µm) 3 3 3 3 3 3 3 Önerilen osilatör yapılarından 5OTA-2C osilatör devresi Kuntman tarafından geliştirilen OTA macromodeli kullanılarak, 3OTA-2C ve 4OTA-2C devreleri Şekil.7.11’de verilen CMOS kaskod OTA kullanılarak SPICE bilgisayar programı yardımıyla simüle edilmiştir. CMOS kaskod OTA’nın tranzistor geometrileri Tablo-7.5’de verilmiştir. Simülasyon sonuçları Şekil.7.12-a, Şekil.7.12-b ve Şekil.7.12-c verilmiştir. Simülasyonda kullanılan eleman değerleri aşağıdaki gibidir. 7.16 2.00 1.00 Vo 0.00 -1.00 -2.00 0 4E-5 8E-5 1.2E-4 1.6E-4 2E-4 Zaman Şekil-7.12a 3OTA-2C devresi için elde edilen simülasyon sonucu, simülasyonda C1=C2=100pF, gm1=35µA/V, gm2=40µ A/V, gm3=35µA/V alınmıştır. 2.00 1.00 Vo 0.00 -1.00 -2.00 0 4E-5 8E-5 1.2E-4 1.6E-4 2E-4 Zaman Şekil.7.12-b 4OTA-2C devresi için elde edilen simülasyon sonucu, simülasyonda C1=C2=100pF, gm1=40 µA/V, gm2=40 µA/V, gm3=40 µA/V, gm4=40 µA/V alınmıştır. 7.17 2.00 1.00 Vo 0.00 -1.00 -2.00 0 5E-8 1E-7 1.5E-7 2E-7 2.5E-7 Zaman Şekil-7.12c 5OTA-2C devresi için elde edilen simülasyon sonucu, simülasyonda C1=C2=100pF, gm1=1 mA/V, gm2=1 mA/V, gm3=0.7 mA/V, gm4=1 mA/V, gm5=1 mA/V olarak alınmıştır. Simülasyon sonuçlarından görüleceği üzere bu devreler (Şekil-7.12a: 33.3KHz, Şekil.7.12b: 25KHz ve Şekil.77.12c: 22MHz ) sinüsoidal osilatör olarak çalışabilmektedir. 7.4. Akım taşıyıcı RC osilatörleri Son yıllarda CCII RC sinüzoidal osilatörlerin gerçekleştirilmesi için çok sayıda çalışmalar yapılmakta ve yeni devre topolojileri önerilmektedir. Bunun başlıca nedeni, akım taşıyıcının geniş bandlı olması ve yüksek frekans osilatörü gerçekleştirme olanağı sağlamasıdır. Bu tür çalışmalarda, devrede kullanılan kondansatör ve dirençlerin birer ucunun toprağa bağlı olması, yapının minimum sayıda eleman içermesi gibi VLSI tasarımında ve gerçekleştirmede önem kazanan özelliklerin sağlanmasına çalışılmaktadır. Bu bölümde, akım taşıyıcı- 7.18 RC osilatörlerinin ne şekilde gerçekleştirileceği ele alınacak, osilasyon koşulları incelenecek ve devrelere ilişkin bağıntılar verilecektir. CCII+ ve geçiş iletkenliği kuvvetlendiricisi (OTA) kullanılarak gerçekleştirilen osilatör yapıları OTA Y CCII+ Z X Z2 + Z3 gm1 VO Z1 Şekil-7.13. CCII+ ve geçiş iletkenliği kuvvetlendiricisi kullanılarak gerçekleştirilen osilatörler için genel yapı. CCII+ ve geçiş iletkenliği kuvvetlendiricisi kullanılarak gerçekleştirilmiş bir osilatör yapısı Şekil-7.13’de görülmektedir. Devredeki CCII+ ve OTA’nın ideal oldukları kabul edilirse V X = VY IZ = ±I X I O = g m1 .(V + − V − ) bağıntıları yazılabilir. Devrenin analizi yapılırsa g m1 . Z1 . Z 3 = g m1 . Z1 . Z 2 + Z 3 (7.7) eşitliği elde edilir. Bu genel yapıdan hareket edilir ve osilasyon oluşmasını sağlamak üzere 4 adet topraklanmış pasif eleman kullanılmasıyla mümkün olabilecek bütün kombinezonlar denenirse, 3 farklı osilatör yapısı elde edilir. Bu osilatör yapıları Şekil-7.14’de , devrelere ilişkin osilasyon frekanslarını ve osilasyon şartlarını veren bağıntılar da Tablo-7.6.’da gösterilmiştir. 7.19 Tablo-7.6. Şekil-7.14’deki osilatör yapıları için osilasyon frekansı ifadeleri ve osilasyon şartları Devre Osilasyon şartı Osilasyon frekansı (Ω02) Şekil7.14a Şekil7.14b Şekil7.14c gm1/R3C1C2 gm1.R1=1 gm1(R2-R3) /R2 R3C1C2 gm1.R2=C1/C2 gm1/R3C1C2 C2=C3 Tablo-7.6. incelenirse, Şekil-7.14’de verilen 3 osilatör devresi için de osilasyon frekansının R3 direncine bağlı olduğu, osilasyon şartının ise bu dirençten bağımsız kaldığı fark edilebilir. Dolayısıyla, R3 direncinin değeri değiştirilerek osilasyon şartına etki etmeksizin osilasyon frekansı değiştirilebilir. Bunun yanısıra, Şekil-7.14b’deki osilatör devresine ilişkin osilasyon frekansı bağıntısında yer alan (R2 -R3) terimi, bu osilatör yapısıyla uygun R3 direnci değeri kullanılarak alçak frekanslı işaretler üretilebileceğini göstermektedir. Devredeki R3 direncinin bir OTA yardımıyla gerçekleştirilmesi halinde, OTA’nın geçiş iletkenliği gm2 olmak üzere, direncin değeri R3 = 1 g m2 (7.8) olur. (7.8) eşitliği kullanılarak Tablo-7.6’daki bağıntılardan Şekil-7.14a ve Şekil-7.14b’deki devrelere ilişkin osilasyon frekansı hesaplanırsa g .g Ω 0 2 = m1 m2 C1 . C2 (7.9) bulunur. (7.9) eşitliği, osilasyon frekansının OTA’ların eğimine bağlı olduğunu göstermektedir. OTA’ların eğimleri dışarıdan bağlanan kontrollu bir akım kaynağı yardımıyla değiştirilirse, osilasyon frekansı da değişir. OTA’lar eş akımlarla kutuplanırlarsa 7.20 OTA Y CCII+ Z - X gm1 VO + R3 C2 R1 C1 (a) OTA Y CCII+ Z - X gm1 VO + R3 C2 C1 R2 (b) OTA Y CCII+ Z - X gm1 VO + C2 C1 R3 C3 (c) Şekil-7.14. CCII+ ve geçiş iletkenliği kuvvetlendiricisi kullanılarak gerçekleştirilmiş bir osilatör yapıları 7.21 g m1 = g m2 = g m (7.10) eşitliği elde edilir. Bu eşitlik, osilasyon frekansını veren (7.9) eşitliğinde yerine götürülürse gm Ω0 = (7.11) C1 . C2 ve simetrik CMOS OTA kullanıldığı varsayılarak OTA’nin eğimi ile kutuplama akımı arasındaki bağıntı (Bkz. Bölüm-4) (7.11) eşitliğinde yerine konursa Ω0 = B. β1 I B (7.12) C1 . C2 elde edilir. Bu bağıntıda β1 geçiş iletkenliği kuvvetlendiricisinin giriş tranzistorlarının eğim parametresi, IB kuvvetlendiricinin kutuplama akımı, B büyüklüğü de kuvvetlendiricinin akım çoğaltma faktörüdür. Bu eşitlikten fark edilebileceği gibi, Şekil-7.14a ve Şekil-7.14c’deki devrelerde osilasyon frekansı bir akım yardımıyla değiştirilebilmektedir. CMOS tekniği ile gerçekleştirilmede osilasyon frekansı akımın karekökü ile orantılıdır. Osilatörün bipolar tranzistorlu OTA yapıları ile kurulması halinde, IB OTA’ların kutuplama gerilimi ve VT=kT/q ısıl gerilim olmak üzere, (7.11) bağıntısı Ω0 = IB 2.VT C1 . C2 (7.13) biçimine getirilebilir. Buradan fark edilebileceği gibi, bipolar OTA yapılarının kullanılması durumunda, osilasyon frekansı doğrudan doğruya kutuplama akımıyla orantılı olmaktadır. Şekil-7.14a’daki devre için bu işlem, osilasyon şartına etki edilmeksizin gerçekleştirilemez. Şekil-7.14c’deki devrede ise, frekansı değiştirme işlemi, osilasyon şartı eğimden bağımsız kaldığı için, kolaylıkla gerçekleştirilebilir. Şekil-7.14’deki devrelerde, az sayıda eleman ve CCII kullanılarak RC osilatörleri gerçekleştirilmiştir. Devre yapılarında 4 adet topraklanmış pasif eleman kullanılmıştır. 7.22 İki direnç, iki kondansatör ve bir akım taşıyıcı ile gerçekleştirilen osilatör yapıları Y Y2 Z Y3 Y4 X VO Y1 Şekil-7.15. İki direnç, iki kondansatör ve bir pozitif akım taşıyıcı (CCII+) ile gerçekleştirilen genel osilatör yapısı İki direnç, iki kondansatör ve bir akım taşıyıcı ile gerçekleştirilen bir genel osilatör yapısı Şekil-7.15’de verilmiştir. Bu devrede akım taşıyıcının ideal olduğu kabul edilirse V X = VY IY = 0 IZ = ±I X eşitlikleri yazılabilir. Devre analiz edilirse Y1 .(Y2 + Y3 + Y4 ) = Y4 .(Y2 + Y3 ) (7.14) eşitliği elde edilir. Bu devre için olabilecek bütün olasılıklar denenirse, iki farklı osilatör yapısı elde edilebileceği görülebilir. Bu osilatör yapıları, Şekil-7.16’da gösterilmiştir. Şekil-7.16a’daki devre için osilasyon frekansı Ω 02 = G3 . G 4 C1 . C2 (7.15) ve osilasyon şartı da C1 .(G3 + G4 ) = C2 . G4 (7.16) biçiminde ifade edilebilir. Şekil-7.16b’deki devre için ise osilasyon frekansı 7.23 2 Ω0 = G1 .G2 C 3 .C 4 (7.17) osilasyon şartı da G1 .(C3 + C4 ) = C4 . G2 (7.18) olmaktadır. Y C2 Z G3 G4 X VO C1 (a) Y Z G2 X C3 C4 VO G1 (b) Şekil-7.16. İki direnç, iki kondansatör ve bir pozitif akım taşıyıcı (CCII+) ile gerçekleştirilen osilatör yapıları. 7.24 CCII+’nın ideal olmaması durumunda ise osilasyon frekansının ve osilasyon şartının ne şekilde olacağı aşağıdaki biçimde incelenebilir. 1986 yılında Higashimura ve Kufui tarafından, akım taşıyıcının ideal olmaması durumunda, bu elemanın davranışının V X = VY IY = 0 I Z = ± k. I X biçiminde ifade edilebileceği ortaya konmuştur. Bu bağıntılardaki k büyüklüğü akım izleme oranı olarak isimlendirilir. Burada k= 1-ε ve ε<<1 dir. ε büyüklüğü akım izleme hatasını verir. İdeal olmayan akım taşıyıcı için bu bağıntılar kullanılır ve Şekil-7.15’deki devrenin osilasyon frekansı ve osilasyon şartı hesaplanırsa Ω 02 = G3 . G 4 C1 . C2 (7.19) C1 .( G3 + G4 ).(1 − ε ) = C4 . G2 (7.20) bağıntıları elde edilir. Bu bağıntılardan görüleceği gibi, CCII’nin ideal olmaması osilasyon frekansını etkilemez; osilasyon şartı ise akım yansıtma hatası kadar etkilenmektedir. Osilasyon frekansının devre elemanlarına göre duyarlığı Bağıl duyarlık tanımından hareket edilirse, ω0 osilasyon frekansının herhangi bir y parametresine göre bağıl duyarlığı y ∂ω 0 S( Ω 0 , y ) = (7.21) ω 0 ∂y olur. (7.21) eşitliği kullanılarak her iki devre için osilasyon frekansının devre elemanlarına göre bağıl duyarlığı hesaplanırsa, Şekil-7.16a’daki devre için S (Ω0 , G3 ) = S (Ω0 , G4 ) = S (Ω0 , C1 ) = − S (Ω0 , C2 ) = 1 2 (7.22) ve Şekil-7.16b’deki devre için de 7.25 S (Ω0 , G1 ) = S (Ω0 , G2 ) = − S (Ω0 , C3 ) = − S (Ω0 , C4 ) = 1 2 (7.23) elde edilir. Minimum sayıda aktif ve pasif eleman kullanılarak Wien osilatörü gerçekleştirilmesi Y Z VO Z1 X Y2 Şekil-7.17. Minimum sayıda aktif ve pasif eleman kullanılarak Wien osilatörü gerçekleştirilmesine yönelik genel devre yapısı Minimum sayıda aktif ve pasif eleman kullanılarak Wien osilatörü gerçekleştirilmesine yönelik genel devre yapısı Şekil-7.17’de verilmiştir. CCII+’nın ideal olduğu varsayımı altındaki eşitliklerden hareket edilirse, devreden Z1 . Y2 = 1 (7.24) yazılabilir. (17) denkleminde Z1 = R1 + 1 jωC1 ve Y2 = 1 + jωC2 R2 (7.25) büyüklükleri yerlerine konarak çözülürse, Şekil-7.18’deki osilatör devresi bulunur. Bu devre için osilasyon frekansı ve osilasyon şartı 1 C1C2 R1 R2 (7.26) C1 . R2 = C1 . R1 + C2 . R2 (7.27) Ω02 = olur. (7.24) denkleminde Z1 ve Y2 yerine aşağıdaki 7.26 Y C1 Z VO X R1 C2 R2 (a) R2 Y Z VO X R2 R1 C1 C2 (b) Şekil-7.16. Minimum sayıda aktif ve pasif eleman kullanılarak Wien osilatörü gerçekleştirilmesine yönelik devre yapıları. 7.27 Z1 = 1 1 + jωC1 R1 Y2 = 1 R2 + (7.28) 1 jωC2 eşitlikleri konursa, Şekil-7.18b’deki osilatör devresi elde edilir. Bu durumda ise osilasyon frekansı ve osilasyon şartı 1 C1C2 R1 R2 (7.29) C2 . R1 = C1 . R1 + C2 . R2 (7.30) Ω02 = olur. Bağıl duyarlık tanımından hareket edilerek Ω0 osilasyon frekansının devredeki elemanlara göre bağıl duyarlığı hesaplanırsa S (Ω0 , C1 ) = S (Ω0 , C2 ) = − S (Ω0 , R1 ) = S (Ω0 , R2 ) = − 1 2 (7.31) elde edilir. Şekil-7.18a ve Şekil-7.18b’deki osilatör devrelerinin özellikleri aşağıdaki başlıklar altında toplanabilir: a- Devreler az sayıda aktif ve pasif eleman içermektedir. b- Ω0 osilasyon frekansının devredeki elemanlara duyarlığı düşüktür. c- Kapasitelerin bir ucununtoprağa bağlı olması, tümleştirme için istenen bir özelliktir. d- Devrede toprağa bağlı dirençlerin bulunması, direnç olarak JFET veya OTA kullanılarak gerilim kontrollu osilatör gerçekleştirilmesine olanak verir. KAYNAKLAR [1] [2] [3] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul, 1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul, 1994. 7.28 [4] [5] [6] [7] [8] [9] [10] [11] [12] [13] E.S. Sinencio, R.L.Geiger, H.N. Lozano, Generation of continuous-time two integrator loop OTA filter structure, IEEE Transactions on circuit and systems, Vol 37, No 2, February 1990. H. Kuntman, Simple and accurate nonlinear OTA macromodel for simulation of OTA-C active filters, Int. J. Electronics, 77, pp. 993-1006, 1994. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. C.Acar, F.Anday, H. Kuntman, On the realization of OTA-C filters, Int. Journal of. Circuit Theory and Applications, Vol 21, pp.331-341, 1993. U. Çam, H. Kuntman, OTA-C osilatörlerinde ideal olmama sorunları, IX. Müh. Sempozyumu, Elektronik ve Haberleşme Müh. Bildiri Kitabı, 77-82, Süleyman Demirel Üniversitesi, Isparta, 29-31 Mayıs, 1996. U. Çam, OTA-C osilatörlerinde ideal olmama problemi, (Yüksek Lisans Tezi), İ.T.Ü. Fen Bilimleri Enstitüsü, Elektronik ve Haberleşme Müh. Programı, Mayıs 1996. M.T. Abuelma’atti, N.A. Humood, Two new minimum-component Wien-bridge oscillators using current-conveyors, Int. J. Electronics, Vol. 63, pp. 669-672, 1987. M.T. Abuelma’atti, New current controlled CCII-based RC oscillators with grounded capacitors and resistors, Int. J. Circuit Theory and Application, Vol. 21, pp. 487--491, 1993. M.T. Abuelma’atti, Two minimum-component singlecurrent-conveyor RC oscillators, Int. J. Electronics, Vol. 63, pp. 509-512, 1987. C. Acar, Elektrik Devrelerinin Analizi, İTÜ yayını, 1995 8. ANALOG İŞARET İŞLEME 8.1. Aktif süzgeç yapılarına genel bakış Belirli frekanslardaki işaret bileşenlerini geçiren, diğerlerini ise olabildiğince zayıflatan devreler süzgeç olarak isimlendirilirler. Geçmişte kullanılan süzgeç yapıları pasif süzgeçler olarak tasarlanmışlardır. Bu tür devreler direnç (R), bobin (L) ve kondansatör (C) elemanlarından oluşan yapılardır. Ancak, L elemanı içeren yapıların bazı sakıncalı yanları bulunmaktadır: R L Şekil-8.1. L elemanının eşdeğer devresi. 1. L elemanları kayıplı elemanlardır. Özellikle, düşük frekanslı uygulamalarda, bu durum kendini daha fazla belli etmektedir. L elemanı Şekil-8.1'deki gibi bir eşdeğer devre ile gösterilebilir. L elemanları için değer katsayısı (kalite faktörü) QL = ω. L R biçiminde tanımlanır. QL değer katsayısının alabileceği maksimum değer, pratikte yaklaşık olarak 1000 civarındadır. 2. Düşük frekanslarda L elemanlarının boyutları ve ağırlığı büyük olur. 3. L elemanları, genellikle, ferromagnetik malzeme içerirler. Ferromagnetik malzeme içeren L elemanları nonlineer özellik gösterirler ve istenmeyen harmonik bileşenleri oluştururlar. 8.2 4. L elemanları etrafa elektromagnetik dalga yayarlar ve aynı zamanda çevredeki elektromagnetik alanlardan etkilenebilirler. Dolayısıyla, bu elemanların devreye fazladan gürültü bileşenleri getirecekleri açıktır. 5.QL değer katsayısı L elemanlarının lineer boyutlarının karesi ile orantılıdır, bu nedenle L elemanlarının boyutları QL değer katsayısında düşmeye neden olmayacak biçimde seçilmek zorundadır. C G Şekil-8.2. C elemanının eşdeğer devresi. C elemanının eşdeğer devresi Şekil-8.2'deki gibi verilebilir. C elemanının değer katsayısı QC = ω .C G biçiminde tanımlanır. QC değer katsayısının kondansatörün fiziksel boyutlarından bağımsız olduğu gösterilebilir. QC değer katsayısının değeri oldukça yüksektir ve pratik olarak 10000 mertebesindedir. Yukarıda bahsedilen nedenlerden ötürü, işlemsel kuvvetlendiricilerin ucuzlamaya başladığı son yirmibeş yılda aktif RC süzgeçlerinin oluşturulması için oldukça fazla gayret sarf edilmiştir. Tasarımcıların ilk çelişkisi, işlemsel kuvvetlendiricilerin bipolar teknolojisiyle mi yoksa MOS teknolojisiyle mi gerçekleştirilmesi konusunda olmuştur. Tümleştirme açısından her iki teknolojinin de uygun olmasına karşılık, MOS işlemsel kuvvetlendiriciler tercih edilmektedir. Bunun ilk nedeni, MOS tümdevre teknolojisinde oldukça yüksek değerli C elemanlarının da gerçekleştirilebilmesi , bu C elemanlarında oldukça uzun süreler boyunca yükün saklanabilmesinin yanısıra yükün sürekli olarak kontrol edilebilmesidir. MOS tranzistorlar kesimde iken bu elemanlardan akan akım pA'ler 8.3 mertebesinde olur. MOS tranzistorların giriş dirençlerinin çok büyük olması ve pratik olarak sonsuz kabul edilebilmesi nedeniyle, düşük frekanslı giriş işaretlerinde bile yükün algılanabilmesi mümkün olmaktadır. Daha önce de belirtildiği gibi MOS teknolojisi ile oldukça kaliteli C elemanlarının gerçekleştirilmesi mümkündür. Ancak, büyük değerli C elemanlarının kullanılmasının kırmık üzerinde büyük alan kaplanacağı anlamına geleceği dikkate alınırsa, değer açısından bir üst sınırla karşılaşılacağı açıktır. Pratikte, 100pF'dan daha büyük değerli C elemanlarının gerçekleştirilmesi yoluna, gerek görülmedikçe, gidilmemektedir. Aktif elemanların ve C elemanlarının aynı kırmık üzerinde gerçekleştirilebilmesini sağlaması nedeniyle, MOS teknolojisi aktif süzgeç gerçekleştirilmesine son derece uygun düşmektedir. Bu teknolojiyle gerçekleştirilen çeşitli tipten aktif süzgeç yapıları bulunmaktadır; bunların arasında s-C süzgeçleri, OTA-C süzgeçleri ve akım taşıyıcı-RC süzgeçleri sayılabilir. Bu bölümde temel süzgeç yapıları ele alınarak incelenecektir. 8.2. s-C süzgeçleri Birçok uygulamada çok dar bandlı süzgeç yapılarına gereksinme duyulur; bu özelliği sağlayan ve tümleştirmeye elverişli en önemli süzgeç yapılarından biri de s-C süzgeçleridir. Aktif s-C süzgeçlerinin çalışma ilkesi, bir kondansatörden akan akımın değerinin açılıp kapanan anahtarlarla kontrol edilmesine dayanır. Aktif s-C süzgeci sentezinde son derece önemli bir yer tutan Şekil-8.3'deki düzen ele alınsın ve bu düzenin analizi yapılsın. e anahtarı kapatılır ve o anahtarı açılırsa, önceden V2 geriliminin etkisi ile yüklenmiş olan C kondansatörü, bu defa V1 gerilimine bağlı olarak dolacaktır. Bu durumda C kondansatöründeki yük değişimi ∆ q1 = C.(V 1 -V 2 ) (8.1) olur. o anahtarı kapatılır ve e anahtarı açılırsa, önceden V1 geriliminin etkisiyle dolmuş olan C elemanı bu defa V2 geriliminin etkisi ile boşalacaktır. Bu durumda C kondansatöründeki yük değişimi ∆ q 2 = C.( V 1 - V 2 ) olur. Görüleceği gibi (8.2) 8.4 Vφ1 Vφ2 ∆q2 ∆q1 V1 T1 e C T2 o V2 (a) Vφ1, Vφ2 Vφ1 T Vφ2 T T/2 T/2 t T (b) Şekil-8.3. Anahtarlamalı kondansatör yapısı ve dalga şekilleri. ∆ q 2 = ∆ q1 olmaktadır. Her τ saat darbesi süresi boyunca C.(V1 - V2) yükü C kapasitesine aktarılmakta, diğer τ darbe süresi boyunca da buradan çekilmektedir. Ortalama akım değeri hesaplanırsa 8.5 i = ∆ q1 ∆ q2 C = = .(V 1 - V 2 ) T T T (8.3) bulunur. Direnç elemanı için akım-gerilim ilişkisinin i = 1 .(V 1 - V 2 ) R biçiminde tanımlandığı dikkate alınırsa, kapasite için bulunan akım değerinin de Ohm yasasını sağlayacağı açıkıtr. Bu durumda Şekil-8.3'deki devrenin T/C değerinde bir direnç özelliği göstereceği söylenebilir. Aktif s-C integratörü Aktif s-C integratörü yapısı Şekil-8.4'de gösterilmiştir. Yapı, Şekil-8.5'de verilen klasik integral alıcıya karşı düşmektedir. Klasik devrede R direnci yerine bir s-C anahtarı konursa, Şekil-8.4'deki yapı elde edilir. Bu devrenin analizi yapılırsa, yapının transfer fonksiyonu e anları için C1 / C 2 V e2 (z) = H 1 (z) = e z -1 V 1 (z) (8.4) o anları için ( C1 / C 2 ). z V o2 (z) = H 3 (z) = o z -1 V 1 (z) 1/ 2 (8.5) olarak ifade edilebilir. Yapının s domenindeki transfer fonksiyonunu bulmak için z yerine esτ konması gerekir. Ancak, ⎟τs ⏐ << 1 ise esτ ≈ 1 + τs olur; bu durumda V e2 (s) C1 / C 2 = e τ .s V 1 (s) o V 2 (s) C1 / C 2 = H 3 (s) = o τ .s V 1 (s) H 1 (s) = 8.6 C2 VΦ1 VΦ2 ∆q2 ∆q1 V1 T1 e C1 T2 o _ V2 + +VO Şekil-8.4. Aktif s-C integratör yapısı. C2 R1 _ +V1 V2 + +VO Şekil-8.5. Klasik integratör yapısı. elde edilir. Dolayısıyla, ⏐τs⏐<< 1 iken bu yapı bir integral alıcı gibi çalışır. ⏐τs⏐<< 1 olması; ω << fs anlamına gelir. Başka bir deyişle, çalışılan frekans örnekleme frekansından çok daha küçük olmalıdır. 8.7 parazitik etkiler V1 e V2 V1 = e Cp1 V2 C p2 Şekil-8.6. Parazitik kapasiteler. Aktif s-C süzgeçlerinde kullanılan anahtarlar hiçbir zaman ideal anahtar özelliğini sağlayamayacaklarından, anahtarın giriş ve çıkış uçlarıyla toprak arasına gelen parazitik kapasiteler bulunacaktır. Başka bir deyişle, anahtarın eşdeğer devresi Şekil-8.6'daki gibi olur. Bazı durumlarda bu parazitik kapsiteler, aktif süzgeç yapılarında kullanılan süzgeç kapasitelerine paralel olarak gelirler ve çalışma koşullarını değiştirirler. Yukarıda ele alınan integratör devresinde parazitik kapasiteler de dikkate alınırsa Şekil-8.7'deki devre elde edilir. Devreden fark edilebileceği gibi, integratör devresinde toplam C kapasitesi artmaktadır. Devre analiz edilerek yeni durumdaki kazanç hesaplanırsa C1 ⎛ C P ⎞ .⎜1+ ⎟ C1 ⎠ C2 ⎝ V (z) = H 1 (z) = z -1 V (z) e 2 e 1 C1 ⎛ C p ⎞ - 1/ 2 .⎜1+ ⎟. z C2 ⎝ C1 ⎠ V (z) = H 3 (z) = z -1 V (z) o 2 o 1 (8.6) (8.7) 8.8 C2 V1(kT) e o V2(kT) _ Cp1 C1 Cp2 Cp2 Cp1 +VO + Şekil-8.7. Parazitik kapasitelerin integratöre etkisi bulunur. Burada CP = CP2 + CP3 dür. Dolayısıyla, bir kazanç hatası ortaya çıkacağı açıktır. Bu olumsuz etkiyi gidermek için C1 >> CP seçilmesi gerekir. Bu da pratik olarak C1 ≥ 100 pF olması anlamına gelir ki, ortaya çıkacak değerin tümleştirme açısından pek uygun olmayacağı açıktır. Bütün bu etkilerden dolayı parazitik kapasitelerden yalıtılmış ve direnç yerine geçen s-C yapıları kullanılır. Pozitif ve negatif direnç yapıları Şekil-8.8'de gösterilmiştir. o e o C=T/R e pozitif direnç e o o C=T/R e negatif direnç Şekil-8.8. Pozitif ve negatif direnç yapıları. 8.9 İkinci dereceden aktif s-C süzgeci tasarımı ω0 K0/ω0 VI -ω0 1 + ω0/Q -1/s 1 1 1 + V1 -1/s 1 VO 1 K1+K2.s Şekil-8.9. s domeninde genel aktif süzgeç yapısına ilişkin blok şema. z domeninde H(z) = a 2 z2 + a1 z + a0 b2 z 2 + b1 z + 1 (8.8) şeklindeki transfer fonksiyonuna s domeninde karşı düşen transfer fonksiyonu z = 1 + τ .s , ωτ << 1 için z = exp(sτ ) alınarak bulunabilir. Bu şekilde bulunacak olan transfer fonksiyonu H(s) = c2 s2 + c1 s + c0 a 2 s2 + a 1 s + a 0 (8.9) 8.10 olur. s domeninde bu bağıntıya karşı düşen blok diyagram Şekil-8.9'da gösterilmiştir. Burada transfer fonksiyonu H(s) = k 2 s2 + k 1 s + k 0 s2 + ωP QP s + ω 2P (8.10) şeklinde düzenlenmiş ve blok diyagram buna göre çizilmiştir. Bu blok diyagrama karşı düşen aktif RC süzgeci yapısı Şekil-8.10'da verilmiştir. Bu aktif süzgeç yapısını aktif s-C yapısına dönüştürmek için parazitik kapasitelerden yalıtılmış s-C (negatif ve pozitif) düzenleri kullanılmıştır. Aktif s-C süzgeci yapısı Şekil-8.11'de görülmektedir. Şekil-8.11'deki devreye ilişkin kapasite değerleri τ .k0 , C 2 = C3 = ω P .τ ωP ω P .τ , C1′ = k 1 .τ , C1" = k 2 C4 = C1 = QP bağıntılarıyla hesaplanabilir. 1/ωO Q/ωO ωO/KO CA=1 CB=1 _ _ + -1/ωO + 1/K1 K2 Şekil-8.10. İkinci derece aktif RC süzgeç yapısı. +VO 8.11 C2 e φ1 C4 φ2 φ2 φ2 C1 φ1 CA=1 φ2 C3 CB=1 φ2 _ VI φ1 φ1 + _ V1 φ2 φ1 + V2 C1' C1'' Şekil-8.11. Aktif s-C süzgeç yapısı. 8.3 CMOS OTA-C aktif süzgeçleri İşlemsel kuvvetlendiricilerden daha geniş bandlı olmaları ve eğimlerinin kontrol edilebilir olması nedeniyle OTA'lar da gittikçe yaygınlaşarak kullanım alanı bulmaktadır. Yine, CMOS teknolojisi ile kolayca tümleştirilebilmeleri nedeniyle, OTA-C aktif süzgeçleri de yaygınlaşmakta ve bu alanda gerek OTA gerekse aktif süzgeç gerçekleştirilmesi için yeni devre topolojileri önerilmektedir. Aktif süzgeç yapılarında kullanılmaya elverişli OTA yapılarından biri olan simetrik CMOS-OTA ve türevleri, geniş bandlı olmaları, eğimlerinin IA kutuplama akımı ile kontrol edilebilmesi, yapılarının tümleştirmeye uygun ve basit olması gibi nedenlerden dolayı yaygın bir kullanım alanı bulmakta, OTA-C süzgeç yapılarının yanısıra, analog çarpma devreleri ve yüksek frekans osilatörlerinin gerçekleştirilmesi amacıyla da bu devre yapılarından yararlanılmaktadır. Bu amaca yönelik çeşitli çalışmalarda, minimum sayıda OTA ve bir ucu topraklanmış kondansatörlerle kurulan bikuadratik aktif süzgeçler gerçekleştirilmesi 8.12 için devre sentezi yöntemleri önerilmiştir. Bilindiği gibi, bikuadratik genel transfer fonksiyonu G(s) = a 2 s2 + a1 s + a0 s2 + b1 s + b0 (8.11) biçimindedir. Bu transfer fonksiyonunu sağlayan genel devre yapısı Şekil-8.12'de verilmiştir. VI OTA5 OTA6 + + - - OTA3 + OTA1 - OTA2 + + + - VO OTA4 C1 C2 Şekil-8.12. İkinci dereceden transfer fonksiyonunu gerçekleyen genel OTA-C aktif süzgeç yapısı. Bu devrede tasarım eşitlikleri gm1 C1 gm 2 C2 gm 3 g m4 gm 5 C1 gm6 C2 b0 b1 b1 = a2 = = a2 a0 b1 a1 = a2 = (8.12) 8.13 Tablo-8.1. Şekil-8.13’deki süzgeçlerin transfer fonksiyonları ve eleman bağıntıları Süzgeç Şekil-8.13a Alçak geçiren Şekil-8.13b Alçak geçiren Şekil-8.13c Band geçiren Şekil-8.13d Yüksek geçiren Şekil-8.13e Band geçiren Şekil-8.13.f Band geçiren Şekil-8.13g Band söndüren Şekil-8.13h Band söndüren Şekil-8.13i Tümgeçiren Transfer fonksiyonu Eleman değerleri a0 2 s + b1 s + b0 a0 2 s + b1 s + b0 a1 s 2 s + b1 s + b0 a2 s 2 s 2 + b1 s + b0 a1 s + a 0 2 s + b1 s + b0 g m1 b0 = C1 b1 a1 s + a 0 s + b1 s + b0 a2 s 2 + a0 s 2 + b1 s + b0 2 a2 s 2 + a0 s 2 + b1 s + b0 s 2 + b1 s + b0 s 2 + b1 s + b0 a 0 = b0 , g m1 b0 = C1 b1 g m1 b0 = C1 b1 g m1 C1 g m4 C2 g m1 C1 g m1 C1 gm 3 gm 4 g m1 C1 gm 3 gm 4 g m1 C1 g m3 g m4 = b0 b1 g m2 gm 3 a 0 = b1 = C1 b1 C2 g m1 b0 g m2 = , = b1 C1 b1 C2 g m2 g m3 = b1 = a1 C2 C2 g m3 g m2 b1 = a2 = g m4 C2 a2 g m2 = b1 C2 g m3 a 0 = , C1 b1 g m2 = b1 C2 g m2 b1 = C2 a2 a1 = g m2 b1 = C2 a2 g m5 a 0 = C1 b1 = a1 b0 b1 b = 0 b1 = b0 , a = b0 b1 0 a 0 = b0 , = a2 = b0 b1 = a2 = b0 g m2 b1 , = , b1 C2 a2 =1 g m5 = b1 , C2 8.14 biçimindedir. Bu bağıntılarda göstermektedir. gmi büyüklükleri i.ci OTA'nın eğimini Şekil-8.12'deki genel yapıya dayanan ve minimum sayıda OTA içeren çeşitli tipten ikinci derece aktif OTA-C süzgeci yapıları Şekil-8.13'de gösterilmiştir. Bu süzgeç yapılarına ilişkin transfer fonksiyonları ve tasarım büyüklükleri de Tablo-8.1’de belirtilmiştir. OTA3 VI + - OTA1 OTA2 + + - VO C1 C2 (a) alçak geçiren süzgeç: a0 ≠ b0 OTA1 OTA2 + VI + - - C1 (b) alçak geçiren süzgeç: a0 = b0 VO C2 8.15 OTA3 + VI - OTA1 OTA2 + + - VO - C1 C2 (c) band geçiren süzgeç OTA3 + VI OTA1 - OTA2 + VO + + - OTA4 - C1 C2 (d) yüksek geçiren süzgeç VI OTA3 OTA4 + + - - OTA1 OTA2 + + - VO - C1 (e) band geçiren süzgeç C2 8.16 VO OTA1 OTA2 + VI + - - C1 C2 (f) band geçiren süzgeç OTA3 + OTA1 - - OTA2 + VO + VI + - OTA4 - C1 C2 (g) band söndüren süzgeç a0 = b0 VI OTA5 + - OTA3 + OTA1 - OTA2 + + + - OTA4 - C1 C2 (h) band söndüren süzgeç a0 ≠ b0 VO 8.17 VI OTA5 + - OTA3 + OTA1 - OTA2 + + + - VO OTA4 - C1 C2 (i) tümgeçiren süzgeç Şekil-8.13. OTA-C alçak geçiren, band geçiren, yüksek geçiren, band söndüren ve tüm geçiren aktif süzgeç yapıları. Giriş işareti genliğini kısıtlayan etkenler OTA-C süzgeçleri gerçekleştirilirken, giriş işareti seviyesinin belirlenmesi de önemli bir etken olarak kendini gösterir. Pratikte, bir OTA yapısı, çıkış işareti belirli değerlere ulaştığında, lineer olarak çalışamaz. Bir OTA'nın çıkış gerilimi seviyesi doymaya gitttiğinde, o OTA'nın çıkışından kırpılmış bir işaret alınır. Yine, bir OTA'nın çıkış akımının doyması durumunda da, OTA aktif süzgeçlerde olduğu gibi kapasitif yükle çalıştırılıyorsa, yükselme eğimi problemi ortaya çıkar ve çıkıştan testeredişi biçimli bir işaret elde edilir. Bu bölümde, çıkışta kırpılma ve yükselme eğimi problemi oluşmaksızın, aktif süzgeç girişine uygulanabilecek maksimum giriş işareti seviyesinin ne şekilde belirlenebileceği ele alınacaktır. Lineer çalışma bölgesi için giriş işareti seviyesi, tasarımcının belirlediği bir ω ∈ [ω1, ω2] frekans bandı içinde 8.18 |V k | ≤ V ks , k = 1,2,...,n | I k | ≤ I ks , k = 1,2,...,n (8.13) şartı sağlanacak biçimde olmalıdır. Burada n büyüklüğü, tasarımda kullanılacak OTA'ların sayısını göstermektedir. Vk = Vk(jω) ve Ik = Ik(jω) büyüklükleri k. cı OTA'nın çıkışındaki gerilim ve akım fazörlerini belirtmektedir. Devredeki tüm OTA’ların birbirinin eşi olmaları ve aynı kutuplama akımıyla kutuplanmaları durumunda bu sınır değerler her OTA için birbirine eşit olur; başka bir deyişle V 1s = ...= V ns = V s I 1s = ...= I ns = I s yazılabilir. Bu şartlar giriş işareti genliği cinsinden ifade edilirlerse |V i |.| H k | ≤ V ks = V s , k = 1,2,..,n |V i |.|Y k | ≤ I ks = I s , k = 1,2,..,n (8.14) bulunur. Bu bağıntılarda Vi büyüklüğü , süzgecin giriş geriliminin genliğidir. Hk = Hk(jω) büyüklüğü, girişten k.cı OTA'nın çıkışına kadar olan transfer fonksiyonudur ve k.cı OTA'nın çıkış gerilimi fazörünün süzgecin giriş gerilimi fazörüne oranı olarak tanımlanır. Yk = Yk(jω) ise transfer admitansı fonksiyonudur ve k.cı OTA'nın çıkış akımı fazörünün giriş gerilimi fazörüne oranı biçiminde tanımlanır. Bütün bunlardan fark edilebileceği gibi, ω∈ [ω1,ω2] frekans bandı içinde, giriş gerilimi genliğini sınırlayan 2n adet eşitsizlik bulunmaktadır: Vs , k = 1,2,..,n |Hk| Is |V i | ≤ , k = 1,2,..,n |Y k | |V i | ≤ = 8.19 Bu eşitsizliklerin ortak çözümü, çıkışta kırpılma ve yükselme eğimi problemi oluşmaksızın girişe uygulanabilecek maksimum giriş gerilimi genliğini verecektir: ⎛ ⎞ Vs Is |V i |maks = min⎜ , ⎟ , k = 1..n ⎝| H k (jω )|maks |Y k (jω )|maks ⎠ (8.15) Bu bağıntılarda ⎥ Hk⎥maks ve⎥Yk⎥maks büyüklükleri ⎥Hk⎥ ve ⎥Yk⎥ fonksiyonlarının ω ∈ [ω1,ω2] frekans bandı içinde alabilecekleri maksimum değerlerini göstermektedir. Maksimum giriş genliğinin ne şekilde belirlenebileceği bir Butterworth alçak geçiren süzgeci ve transfer fonksiyonunun paydası birinci örnekle aynı olan bir tümgeçiren süzgeç (faz dengeleyici) üzerinde gösterilecektir. T6 +V I T2 T4 T1 T3 T5 T8 +VDD +5V +V O +V I T7 +VG T9 -5V -VSS Şekil-8.14. OTA-C süzgeci gerçekleştirilmesinde kullanılan simetrik OTA yapısı. Tablo-8.2. Simetrik OTA’da tranzistor boyutları Tranzistor W(µm) L(µm) T1 T2 T3 T4 T5 T6 T7 T8 T9 30 12 30 12 12 36 12 36 45 3 3 3 3 3 3 3 3 3 8.20 İlk önce, kesim frekansı 3 MHz olan bir Butterworth alçak geçiren süzgeci ele alınsın. (Şekil-8.13b). Bu süzgece ilişkin tasarım eşitliklerinden hareket edilirse C1 = 100 pF , C2 = 50 pF şeklinde seçilen kapasite değerleri için OTA'ların eğimleri gm1 = gm2 = 1,33 mA/V olarak belirlenebilir. OTA'lar simetrik CMOS OTA olarak gerçekleştirilsin. Simetrik CMOS OTA yapısı Şekil-8.14'de tekrar verilmiştir. Eleman boyutları Tablo-8.2'de görülmektedir. ±5V'luk besleme gerilimlerinde, istenen eğim değerinin elde edilebilmesi için, OTA'nın kontrol girişine VGG = -3.24V'luk bir gerilim uygulanması gerekeceği, SPICE simülasyonu ile bulunmuştur. OTA'nın doyma akımının ve doyma geriliminin OTA eğimine ne şekilde bağlı olduğu Şekil-8.15 ve Şekil-8.16'da gösterilmiştir. Bu eğrilerden yararlanılırsa Vs = 3,27V ve Is = 560 µA bulunur. Öte yandan, seçilen süzgeç topolojisi için gerilim transfer fonksiyonu ve transfer admitans fonksiyonu H1 = H2 ⎛ Q ⎞ V1 = ⎜1+ jω P ⎟.H 2 (jω ) ωP⎠ VI ⎝ V2 = = VI 2 (jω ) + ( ωP ωP QP 2 ).(jω ) + ω 2P I1 = g m .(1 - H 2 ) VI I2 = = g m .( H 1 - H 2 ) VI Y1 = Y2 biçimindedir. Bu fonksiyonlar kullanılırsa, geçirme bandı için | H 1 (jω )|maks | H 2 (jω )|maks |Y 1 (jω )|maks |Y 2 (jω )|maks = 1.029 = 1 = 1632 µA / V = 666 µA / V elde edilir. Bütün bunların biraraya getirilmesiyle, giriş işareti genliğinin maksimum değeri için 8.21 1600.00 IS (uA) 1200.00 800.00 400.00 0.00 0.00 0.40 0.80 1.20 1.60 2.00 gm(mA/V) Şekil-8.15. Simetrik CMOS OTA’nın doyma akımının OTA eğimine bağımlılığı VS (V) 4.00 3.00 2.00 0.00 0.40 0.80 1.20 1.60 2.00 gm(mA/V) Şekil-8.16. Simetrik CMOS OTA’nın doyma geriliminin OTA eğimine bağımlılığı 8.22 |V I |maks = min(3.18,3.27,0.34,0.84) |V I |maks = 0.34V elde edilir. Seçilen ikinci örnek, Şekil-8.13'de en sonda yer alan tümgeçiren süzgeç yapısıdır. Bu yapı için aynı incelemeler tekrarlanırsa, giriş işaretinin maksimum genlik değeri için |V I |maks = 0.21V bulunur. Bu iki örnek, kutup frekansının yüksek olması nedeniyle, uygulanabilecek maksimum giriş işareti genliğinin birinci derecede yükselme eğimi etkisiyle sınırlandığını göstermektedir. İlk örnekteki son iki terim ve ikinci örnekteki son beş terim, önceki terimlere göre önemli ölçüde düşük değerli olmaktadır. 8.4. Akım taşıyıcı ile gerçekleştirilen aktif süzgeç yapıları Akım taşıyıcı ve C elemanları kullanılarak akım ve gerilim modlarında VO IO a 2 s2 + a1 s + a 0 = = V IN I IN s2 + b1 s + b0 (8.16) transfer fonksiyonu gerçekleştirilebilir. Gerilim transfer fonksiyonu için Tek ve Anday tarafından 1989'da önerilen genel ikinci derece transfer fonksiyonunu gerçekleştiren devre Şekil-8.17'de verilmiştir. Akım transfer fonksiyonunu gerçekleştirmek için ise Şekil-8.18'deki yapı kullanılmaktadır. 8.23 z CCII+ y V i CCII- y x G 1/b 0 z 2 x C 1 G 1 y 1 1/a 0 CCII- Vo z x G G5 3 y CCII+ C2 G4 1/a 1 1 z x a2 C3 1/b 1 Şekil-8.17. İkinci dereceden transfer fonksiyonunu gerçekleştiren genel akım taşıyıcı-RC aktif süzgeç yapısı. y CCII+ z x 1/b 1 I O y z CCII+ x 1 I y z CCIIx 1/b 0 1/a 0 I 1 1 y z CCII+ x a2 1/a 1 Şekil-8.18. İkinci dereceden akım transfer fonksiyonunu gerçekleştiren genel akım taşıyıcıRC aktif süzgeç yapısı. KAYNAKLAR [1] [2] H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul, 1993. 8.24 [3] [4] [5] [6] [7] [8] [9] [10] [11] [12] H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler, (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul, 1994. E.S. Sinencio, R.L.Geiger, H.N. Lozano, Generation of continuous-time two integrator loop OTA filter structure, IEEE Transactions on Circuits and Systems, Vol 37, No 2, February 1990. H. Kuntman, Simple and accurate nonlinear OTA macromodel for simulation of OTA-C active filters, Int. J. of Electronics, 77, pp. 993-1006, 1994. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. C.Acar, F.Anday, H. Kuntman, On the realization of OTA-C filters, Int. Journal of Circuit Theory and Applications, Vol 21, pp.331-341, 1993. H. Sedef, Akım taşıyıcı kullanılarak aktif devre sentezinde yeni olanaklar, Doktora Tezi, YTÜ FBE, Elektronik ve Haberleşme Mühendisliği ABD., 1994. H. Tek, F. Anday, Voltage transfer function synthesis using current conveyors, Electronics Letters, 25, 1552-1553, 1989. R. Köprü, A.N. Gönüleren, H. Kuntman, Multiloop feedback bandpass OTA-C filters using quads, Proc. 12th European Conference on Circuit Theory and Design (ECCTD 95), Vol.2, pp.607-610, 27-31 August, İstanbul, 1995. 1995. C. Acar, H. Kuntman, Voltage transfer function synthesis using current conveyors, Electronics Letters, 32, 1462-1462, 1996. C. Acar, Elektrik Devrelerinin Analizi, İTÜ yayını, 1995 9. EŞİKALTI BÖLGESİNDE ÇALIŞAN ANALOG YAPI BLOKLARI Son yıllarda, eşikaltında çalışan MOS tranzistorların kullanıldığı analog devre yapıları gittikçe önem kazanmaktadır. Bunun başlıca nedeni, hasta üzerine yerleştirilebilecek kadar küçük boyutlu biomedikal cihazlar gibi düzenlerde kullanılabilecek, pille beslenen ve düşük güç harcayan elektronik devrelere duyulan gereksinmedir. Bir MOS tranzistoru eşikaltında çalıştırmanın sağlayacağı çok sayıda yararlı yanları bulunmaktadır: a- Eşikaltında çalıştırılan MOS tranzistorlarla kurulan devreler için güç tüketimi 1012 ile 10-6 W mertebesinde çok küçük değerler gösterir. b- Tranzistorun savak akımı birkaç kT/q değerinde doyar, bu da tranzistorun referans geriliminden besleme gerilimine kadar olan aralıkta bir akım kaynağı gibi davranmasını sağlamaktadır. 9.1 Eşikaltı MOS modeli bağıntıları Bir MOS tranzistorda, VGS geçit-kaynak geriliminin VT eşik geriliminden büyük olması halinde, tranzistorun akım-gerilim ilişkisi doyma bölgesinde (VDS ≥VGS - VT , VGS >VT) ID = β 2 (VGS − VT ) 2 karesel bağıntısı ile verilir. Genellikle, VGS<VT için ID savak akımı ihmal edilir. Gerçekte, VGS<VT için yüzeye yakın bölgelerde bir elektron yoğunluğu bulunduğundan, savak akımı sıfır değildir. Bu bölgeye eşikaltı yahut zayıf evirtim bölgesi, bu bölgedeki akıma da eşikaltı akımı adı verilir. Diğer bir deyişle, geçit kaynak geriliminin eşik geriliminin üzerinde olduğu bölge kuvvetli evirtim bölgesi, bu gerilimin eşik geriliminin altında kaldığı bölge de zayıf evirtim yahut eşikaltı bölgesi olarak isimlendirilmektedir. Kuvvetli evirtimde akan savak akımı 9.2 sürüklenme akımı, buna karşılık, eşikaltı akımı ise bir difüzyon akımıdır. VGS gerilimi VT eşik gerilimine doğru yaklaştıkça, MOS tranzistorun ID-VGS karakteristiği karesel bağımlılıktan üstel bağımlılığa dönüşür. Bir MOS tranzistorun eşikaltı davranışını modellemek üzere çeşitli çalışmalar yapılmıştır. Tranzistorun eşikaltı çalışmada akıtacağı savak akımı ⎛W⎞ I D = ⎜ ⎟I DO exp( qVG / kT) exp( − qVS / kT) − exp( − qVD / kT) ⎝L⎠ [ ] (9.1) bağıntısıyla verilebilir. Bu bağıntıdaki VG, VS ve VD büyüklükleri, geçit, kaynak ve savak uçlarının referans düğümüne göre gerilimlerini vermektedir. Tranzistorun kaynak ucunun referans düğümüne bağlanması durumunda (9.1) bağıntısı ⎛W⎞ I D = ⎜ ⎟I DO exp( qVGS / kT) 1 − exp( − qVDS / kT) ⎝L⎠ [ ] (9.2) şekline dönüşür. Burada VGS ve VDS büyüklükleri, sırasıyla, geçidin ve savağın kaynak ucuna göre gerilimleri olmaktadır. Bağıntılardaki IDO büyüklüğü prosese bağlı bir parametre olup, özellikle eşik gerilimi ve kaynak-gövde geriliminin bir fonksiyonudur (W/L).IDO çarpanı, kısaca Ion sembolü ile gösterilebilir. Yapılan araştırmalar, (9.1) ve (9.2) bağıntılarının, MOS tranzistorun has yarıiletken bir gövde üzerinde oluşturulması durumunda geçerli olduğunu ortaya koymuştur. Gerçekte, MOS tranzistorlar has yarıiletken bir gövde üzerinde oluşturulmazlar; NMOS tranzistorlar p tipi bir gövde, PMOS tranzistorlar ise n tipi bir gövde üzerinde gerçekleştirilirler. Bu nedenle, yukarıdaki bağıntılarda bir değişiklik yapılması ve eşikaltı eğim çarpanı olarak isimlendirilen bir model parametresinin (κ) bağıntılara katılması gerekli olur. Bu düzeltme için, (9.1) ve (9.2) bağıntılarında geçit gerilimine ilişkin terimde kT/q yerine kT/(κq) alınmalıdır. Böylece, eşikaltı bağıntısı ⎛W ⎞ I D = ⎜ ⎟ I DO exp( qκVG / kT ) exp( − qVS / kT ) − exp( − qV D / kT ) ⎝ L⎠ [ ] (9.3) şeklini alır. (9.3) eşitliğinde görülen κ parametresi (eşikaltı iletim eğim parametresi) prosesten prosese önemli ölçüde değişim gösterebilir. Ancak, aynı üretim hattından çıkmış tranzistorlar için bu parametrenin sabit değerli olacağı söylenebilir. Bazı kaynaklarda, genellikle, VG, VS ve VD gerilimlerinin değerleri kT/q ısıl geriliminin katları cinsinden ifade edilerek, başka bir deyişle 9.3 vG = VG kT / q vS = , VS kT / q vD = , VD kT / q şeklinde normalize gerilimler cinsinden verilmektedir. Literatürde bu normalize gerilimler cinsinden ifade edilmiş olan akım-gerilim bağıntıları gerçek gerilimler cinsinden aşağıdaki gibi olmaktadır: ⎛W ID = ⎜ ⎝L ⎛ V ⎞⎤ ⎛ V ⎞⎡ ⎛ V ⎞ ⎞ ⎟ I DO exp⎜⎜ κ G ⎟⎟ ⎢exp⎜⎜ − S ⎟⎟ − exp⎜⎜ − D ⎟⎟⎥ ⎠ ⎝ kT / q ⎠⎦ ⎝ kT / q ⎠ ⎣ ⎝ kT / q ⎠ ⎡ ⎛ V ⎞⎤ I D = I SAT ⎢1 − exp⎜⎜ − DS ⎟⎟⎥ ⎝ kT / q ⎠⎦ ⎣ biçiminde yazılabilir. Bu bağıntıdaki ISAT büyüklüğü (9.4) (9.5) ⎛ κV − VS ⎞ ⎛W ⎞ (9.6) ⎟⎟ I SAT = ⎜ ⎟ I DO exp⎜⎜ G ⎝L⎠ ⎝ kT / q ⎠ bağıntısıyla tanımlanır ve tranzistorun doyma akımına karşı düşer. Bağıntıdaki (W/L).IDO çarpanı yerine kısaca Ion yazılabilir. Eşikaltında ve doyma bölgesinde çalışan tranzistorun akımını veren üstel bağıntı ⎡ ⎛ q ⎞⎤ I D = I on exp ⎢(VGS − Von )⎜ ⎟⎥ ⎝ nkT ⎠⎦ ⎣ (9.7) biçimindeki bir eşitlikle de verilebilir. Bu bağıntıda n bir katsayı, Von zayıf evirtimle kuvvetli evirtim arasındaki sınır değer, Ion büyüklüğü VGS = Von için kuvvetli evirtim bağıntısının vereceği akım değeridir. Bir MOS tranzistorda ISAT doyma akımının VGS gerilimiyle ne şekilde değişeceği Şekil-9.1’de gösterilmiştir. ISAT(A) -5 10 -8 10 -11 10 0.4 0.6 0.8 1 VGS(V) Şekil-9.1. Bir MOS tranzistorda ISAT doyma akımının VGS gerilimiyle değişimi. 9.4 9.2. Eşikaltı bölgesinde çalıştırılan akım referansı devreleri +VCC T2 ID1 R ID3 T3 T1 Şekil-9.2.Eşikaltında çalışan MOS tranzistorlarla akım referansı devresi. Eşikaltı bölgesinde çalıştırılan NMOS ve PMOS tranzistorların üstel akımgerilim değişiminden yararlanılarak, bipolar tekniğinden bilinen temel akım referansı devreleri, CMOS tekniği ile de gerçekleştirilebilir. Buna ilişkin bir devre örneği Şekil-9.2’de görülmektedir. Bu devrede T2 tranzistoru sürekli iletimdedir. Yapıdan akan akım T1, T3 tranzistorları ve R direnci ile dengelenmektedir. T1 ve T3 tranzistorlarının kaynak uçları referans düğümüne bağlı olduklarından, T3 tranzistorunun savak akımı I D3 = ( W / L )3 I .exp( − R . I D1 . κ / VT ) ( W / L )1 D1 (9.8) olmaktadır. Bu akımın alabileceği en büyük değeri hesaplamak üzere, (9.8) eşitliğinin her iki tarafının ID1 büyüklüğüne göre türevi alınıp sıfıra eşitlenirse, söz konusu maksimum değer için I D3 = ( W / L )3 VT ( W / L )1 κ. e. R (9.9) bağıntısı elde edilir. Eşikaltı bölgesinde çalıştırılan diğer bir akım referansı devresi Şekil-9.3’de verilmiştir. Bu devrede T2 ve T4 tranzistorları bir akım aynası oluştururlar. Bu akım aynasının kollarındaki akımların oranı S2/S4 olsun (Si = µn,p .COX.(W/L)i ). Yapıda yer alan T1 ve T3 tranzistorları da ikinci bir akım aynasını oluşturmaktadır. Bunun kollarındaki akımların oranı da S1/S3 ile gösterilsin. Devredeki akım aynaları, şekilde gösterildiği gibi kapalı bir çevrim oluşturacak biçimde bağlanırlarsa, 9.5 çevrim kazancı akım aynalarının kazançlarının çarpımına eşit olur. Bu çevrim kazancı küçük akım değerleri için 1’den büyük seçilir; böylece kollardaki akımlar bir denge sağlanana kadar artarlar. Söz konusu denge, R direnci üzerinde bir VR gerilim düşümü oluşması ve kazanç değerinin 1’e eşitlenmesi ile sağlanır. +VDD T2 T4 T6 IR T3 T1 R VR Şekil-9.3. Eşikaltı iletimde çalışan MOS tranzistorlarla kurulan diğer bir akım referansı devresi. Yapıdaki T1 ve T3 NMOS tranzistorlarının eşikaltı bölgesinde çalışmaları durumunda, R direncinin uçlarında düşen VR gerilimi VR = kT S 3 S 2 ln q S1S 4 (9.10) şeklinde yazılabilir. Böylece, VR/R ile orantılı bir referans akımı, T4 ve T6 tranzistorlarının oluşturduğu akım aynasından gösterilen yönde akıtılabilir. 9.3. Fark kuvvetlendiricisi Eşikaltında çalışan MOS tranzistorlarla fark kuvvetlendiricisi gerçekleştirmek mümkündür. Şekil-9.4’deki fark kuvvetlendiricisi ele alınsın. Bu devrede kutuplama akımını sağlayan TB tranzistoru, akım kaynağı işlevini yerine getirmektedir. Ortak kaynak düğümündeki V geriliminin yeteri kadar büyük değerleri için, bu tranzistorun IB savak akımı VB kutuplama geriliminin belirlediği sabit bir değerde doyar. IB kutuplama akımının T1 ve T2 tranzistorlarıyla oluşturulan kollara ne şekilde dağılacağı, V1 ve V2 gerilimleri arasındaki farka ve tranzistorların çalışma rejimine (kuvvetli evirtim yahut eşikaltında çalışma) bağlı 9.6 olur. Kuvvetli evirtimde çalışan tranzistorlarla kurulan bir fark kuvvetlendiricisinin davranışı daha önce Bölüm-2’de ele alınmıştı. Eşikaltında (zayıf evirtimde) çalışan NMOS tranzistorlarda, (9.6) bağıntısından görüleceği gibi, tranzistorun doyma bölgesindeki ISAT savak akımı geçit ve kaynak gerilimlerine ⎛ κV − VS I SAT = I on exp⎜⎜ G ⎝ kT / q ⎞ ⎟⎟ ⎠ (9.11) biçiminde üstel olarak bağlıdır. Bu bağıntının T1 ve T2 tranzistorlarına uygulanması durumunda ⎛ κV − VS I 1 = I on exp⎜⎜ 1 ⎝ kT / q ⎞ ⎟⎟ ⎠ ⎛ κV − VS I 2 = I on exp⎜⎜ 2 ⎝ kT / q ⎞ ⎟⎟ ⎠ (9.12) yazılabilir. ID1 ve ID2 savak akımlarının toplamı IB kutuplama akımına eşit olmak zorunda olduğundan ⎛ κV2 ⎞ ⎞ ⎛ κV1 ⎞ ⎛ −V ⎞ ⎛ ⎟⎟ ⎟⎟ ⎟⎟ + exp⎜⎜ ⎟⎟.⎜⎜ exp⎜⎜ I B = I 1 + I 2 = I on exp⎜⎜ ⎝ kT / q ⎠ ⎠ ⎝ kT / q ⎠ ⎝ kT / q ⎠ ⎝ (9.13) olur. (9.13) eşitliği V gerilimi için çözülür ve bu çözüm (9.12) bağıntılarında yerine konursa ⎛ κV1 ⎞ ⎟ exp⎜⎜ kT / q ⎟⎠ ⎝ I1 = I B . ⎛ κV1 ⎞ ⎛ κV2 ⎞ ⎟⎟ + exp⎜⎜ ⎟⎟ exp⎜⎜ ⎝ kT / q ⎠ ⎝ kT / q ⎠ (9.14) ⎛ κV2 ⎞ ⎟ exp⎜⎜ kT / q ⎟⎠ ⎝ I1 = I B . ⎛ κV1 ⎞ ⎛ κV2 ⎞ ⎟⎟ + exp⎜⎜ ⎟⎟ exp⎜⎜ ⎝ kT / q ⎠ ⎝ kT / q ⎠ (9.15) elde edilir. V1-V2 ≥ kT/qκ ise, T2 tranzistoru kesime girer ve tüm IB akımı T1 üzerinden akar. V1-V2 < -kT/qκ durumunda ise T1 tranzistoru kesime sürülür ve akım tümüyle T2 üzerinden akar Yukarıda anlatılanlar doğrultusunda düşünülecek olursa, fark kuvvetlendiricisinin çıkış fark akımının 9.7 ⎛ κV1 ⎞ ⎛ κV2 ⎞ ⎟⎟ − exp⎜⎜ ⎟ exp⎜⎜ kT / q ⎠ kT / q ⎟⎠ ⎝ ⎝ I1 − I 2 = I B . ⎛ κV1 ⎞ ⎛ κV2 ⎞ ⎟⎟ + exp⎜⎜ ⎟⎟ exp⎜⎜ ⎝ kT / q ⎠ ⎝ kT / q ⎠ (9.16) bağıntısı ile verileceği kolayca fark edilebilir. (9.16) bağıntısının pay ve paydasının exp[-(V1+V2)/2] ile çarpılması durumunda, her bir üstel terim gerilim farkları cinsinden ifade edilebilir. Bu durumda çıkış fark akımı ⎛ κ (V1 − V2 ) ⎞ ⎟⎟ I 1 − I 2 = I B . tanh⎜⎜ ⎝ 2kT / q ⎠ (9.17) biçiminde yazaılabilir. Bu bağıntıdan kolayca fark edilebileceği gibi, çıkış fark akımı, bipolar tranzistorlu fark kuvvetlendiricilerinde olduğu gibi, tanh fonksiyonunu izlemektedir. Bu fonksiyon, orijinden birim eğimle geçer; büyük değerli pozitif argümanlar için +1, büyük değerli negatif argümanlar için de -1 değerlerine gider. Akımların giriş fark gerilimiyle değişimi Şekil-9.5’de gösterilmiştir. I2 I1 T1 T2 V2 V1 IB VB TB Şekil-9.4. Eşikaltında çalışan MOS tranzistorlarla fark kuvvetlendiricisi gerçekleştirilmesi 9.8 I1 ,I2 IB I2 I1 IB /2 0 V1 -V2 Şekil-9.5. Fark kuvvetlendiricisinin çıkış akımlarının giriş fark gerilimine bağlı değişimi. Eşikaltında çalışan CMOS OTA yapıları +VDD T3 T4 I4 I3 I1 +V1 T1 +V2 I2 IO T2 IB VB TB Şekil-9.6. Eşikaltında çalıştırılabilecek en basit geçiş iletkenliği kuvvetlendiricisi yapısı Eşikaltında çalıştırılabilecek en basit geçiş iletkenliği kuvvetlendiricisi yapısı Şekil-9.6’da verilmiştir. Bu kuvvetlendirici, daha önce kuvvetli evirtimde çalışan tranzistorlarla gerçekleştirilme şartı altında Bölüm-4’de ele alınan en basit yapıyla aynıdır. Devre bir fark kuvvetlendiricisi ve bir akım aynasından oluşmaktadır. PMOS tranzistorlarla kurulan bu akım aynası yardımıyla I1 ve I2 akımlarının farkı alınarak çıkış ucuna yansıtılmaktadır. T3 tranzistorundan akan I1 akımına eş bir akım T4 tranzistorundan da akar. Böylece, devrenin çıkış akımı I1-I2 9.9 olur. Bu akımın genel ifadesi daha önce (9.17) bağıntısıyla verilen değişimi izler. Kuvvetlendiricinin çıkış akımı V1-V2 fark geriliminin bir fonksiyonu olarak çizilebilir. Elde edilecek değişim tanh fonksiyonu biçiminde olur. kT/qκ değeri, eğrinin orijindeki eğimi yardımıyla bulunabilir. Kuvvetlendiricinin Gm geçiş iletkenliği, tanh fonksiyonunun orijin civarındaki eğimidir. Devreye ilişkin bağıntılardaki değişkenler cinsinden bu eğim yazılırsa IB (9.18) Gm = 2. kT q .κ Gm = K. I B kT q (9.19) elde edilir. Bu bağıntıda K bir çarpan, T sıcaklık, IB OTA’nın kutuplama akımı, k Boltzmann sabiti q elektron yüküdür. Dikkat edilecek olursa, kuvvetlendiricinin geçiş iletkenliği, IB kutuplama akımı ile orantılıdır. Bu açıdan bakıldığında, devre bipolar tranzistorlarla kurulan geçiş iletkenliği kuvvetlendiricileriyle aynı davranışı göstermektedir. Bu davranış, Bölüm-4’de ele alınan yapının davranışından, eğimin (IB)0.5 ile orantılı olması özelliğinden, farklı olmaktadır. Eşikaltında çalışan basit CMOS geçiş iletkenliği kuvvetlendiricisinin çıkış akımının giriş fark gerilimi ile değişimi Şekil-9.7’de verilmiştir. IO IB 0 V1-V2 -IB Şekil-9.7. Eşikaltında çalışan basit CMOS geçiş iletkenliği kuvvetlendiricisinin çıkış akımının giriş fark gerilimi ile değişimi 9.10 Eşikaltında çalıştırılmaya elverişli diğer bir CMOS geçiş iletkenliği kuvvetlendiricisi yapısı Şekil-9.8’de görülmektedir. Şekilden fark edilebileceği gibi, bu yapı, daha önce Bölüm-4’de ele alınan simetrik CMOS geçiş iletkenliği kuvvetlendiricisi ile aynıdır. Bu devrenin geçiş iletkenliği (eğimi) Gm = K. I B kT q (9.20) bağıntısıyla verilebilir. Elde edilen ifade önceki devreye ilişkin bağıntıyla aynı karakterdedir. (9.19) bağıntısından farklı olarak, burada K büyüklüğü devredeki akım aynalarının akım yansıtma katsayısını da içermektedir. Daha önce Bölüm-4’de de değinildiği gibi, simetrik geçiş iletkenliği kuvvetlendiricisi (OTA) yapısı, gerek bipolar gerekse CMOS analog devre tekniğinde en yaygın olarak kullanılan devre topolojilerinden birini oluşturur. +VDD T6 T5 T2 T3 T4 T1 V2 V0 V1 T7 T8 TB VB -VSS Şekil-9.8. Eşikaltında çalışan basit CMOS geçiş iletkenliği kuvvetlendiricisi Eşikaltında çalışan MOS tranzistorlarla kurulan analog çarpma devreleri Analog çarpma devresi gerçekleştirmek üzere yararlanılan en temel yapı bloku, bipolar tekniğinden de bilinen Gilbert dörtlüsüdür. Eşikaltında çalışan MOS tranzistorlarla kurulan bir Gilbert çarpma devresi Şekil-9.9’da 9.11 gösterilmiştir. Şekildeki tranzistorların eşikaltında çalıştıkları düşünülecek olursa, tranzistor akımları exp I1 = I B . exp( κV1 kT / q exp I1 = I B . exp( κV1 kT / q κV1 kT / q + exp (9.21) κV2 kT / q κV2 kT / q + exp (9.22) κV2 kT / q I1 = IB 2 ⎛ ⎛ κ (V1 − V2 ) ⎞ ⎞ ⎟⎟ ⎟⎟ .⎜⎜1 + tanh⎜⎜ ⎝ 2kT / q ⎠ ⎠ ⎝ (9.23) I2 = IB 2 ⎛ ⎛ κ (V1 − V2 ) ⎞ ⎞ ⎟⎟ ⎟⎟ .⎜⎜1 − tanh⎜⎜ ⎝ 2kT / q ⎠ ⎠ ⎝ (9.24) I 13 = ⎛ κ (V3 − V4 ) ⎞ ⎞ I1 ⎛ ⎟⎟ ⎟⎟ .⎜⎜1 + tanh⎜⎜ 2 ⎝ ⎝ 2kT / q ⎠ ⎠ (9.25) +VDD T8 T7 I- I14 I+ I13 I23 V3 V4 V1 +VO I24 T3 T4 T6 T1 V2 VB T5 T2 TB Şekil-9.9. Eşikaltında çalışan MOS tranzistorlarla kurulan bir Gilbert çarpma devresi 9.12 I 14 = ⎛ κ (V3 − V4 ) ⎞ ⎞ I1 ⎛ ⎟⎟ ⎟⎟ .⎜⎜1 − tanh⎜⎜ 2 ⎝ ⎝ 2kT / q ⎠ ⎠ (9.26) I 23 = ⎛ κ (V3 − V4 ) ⎞ ⎞ I2 ⎛ ⎟⎟ ⎟⎟ .⎜⎜1 + tanh⎜⎜ 2 ⎝ ⎝ 2kT / q ⎠ ⎠ (9.27) I 24 = ⎛ κ (V3 − V4 ) ⎞ ⎞ I2 ⎛ ⎟⎟ ⎟⎟ .⎜⎜1 − tanh⎜⎜ 2 ⎝ ⎝ 2kT / q ⎠ ⎠ (9.28) şeklinde ifade edilebilir. Bağıntılardan kolayca görülebileceği gibi, tranzistor akımları giriş gerilimlerine bipolar tranzistorlu devrelerdekine benzer biçimde tanh fonksiyonu ile bağlıdır. Devredeki I13 ve I24 akımlarının toplamı I+ akımını, I14 ile I23 akımlarının toplamı da I- akımını oluşturur. Böylece, I+ ve I- akımları için I+ = ⎛ κ (V3 − V4 ) ⎞ I1 + I 2 I1 − I 2 ⎟⎟ + . tanh ⎜⎜ 2 2 ⎝ 2kT / q ⎠ (9.29) I− = ⎛ κ (V3 − V4 ) ⎞ I1 + I 2 I1 − I 2 ⎟⎟ − . tanh ⎜⎜ 2 2 ⎝ 2kT / q ⎠ (9.30) bağıntıları yazılabilir. Üst tarafta yer alan PMOS akım aynası yardımıyla I+ akımı aynalanarak geçiş iletkenliği kuvvetlendiricisindekine benzer biçimde çıkışa yansıtılmakta, böylece çıkış akımı ⎛ κ (V3 − V4 ) ⎞ ⎟⎟ I O = (I 1 − I 2 ). tanh⎜⎜ ⎝ 2kT / q ⎠ (9.31) ⎛ κ (V1 − V2 ) ⎞ ⎛ κ (V3 − V4 ) ⎞ ⎟⎟. tanh⎜⎜ ⎟⎟ I O = I B . tanh⎜⎜ ⎝ 2kT / q ⎠ ⎝ 2kT / q ⎠ (9.32) olmaktadır. Eşikaltında çalışan CMOS tranzistorlarla kurulan analog çarpma devresinin tipik karakteristikleri Şekil-9.10’da görülmektedir. Bu karakteristik çıkartılırken V1-V2 giriş gerilimi parametre olarak alınmıştır. Benzer bir karakteristiğin V3-V4 giriş geriliminin parametre olarak alınmasıyla da elde edilebileceği açıktır. 9.13 Şekil-9.9’da verilen devre, (9.32) bağıntısı uyarınca ancak dar bir bölge içerisinde lineer çarpma işlemini yerine getirebilir. Bu özellik, bipolar tekniğinden de iyi bilinen bir özelliktir. IO (V1-V2) 3 (V1-V2) 2 (V1-V2) 1 V 3 -V 4 -(V1-V2) 1 -(V1-V2) 2 -(V1-V2) 3 Şekil-9.10. Eşikaltında çalışan CMOS tranzistorlarla kurulan analog çarpma devresinin tipik karakteristikleri Düşük güç tüketimli işlemsel kuvvetlendiriciler Eşiklatında çalışan MOS tranzistorlarla kurulan işlemsel kuvvetlendirici yapıları son yıllarda gittikçe önem kazanmaya başlamıştır. Bunun başlıca nedeni, bu tür yapıların bazı biyomedikal uygulamalarda kullanılan, pille çalışan ve insan vücudu üzerine yerleştirilebilen, düşük güç tüketimli düzenler gibi elektronik sistemlerin gerçekleştirilmesine son derece elverişli olmalarıdır. Bu tip kuvvetlendiricilerin sağladıkları yarar sadece düşük çalışma akımı çekmeleri değil, aynı zamanda düşük besleme gerilimlerinde de çalışmalarıdır. Eşikaltı bölgesinde çalışmaya ilişkin büyük işaret bağıntılarının kuvvetli evirtim bağıntılarından farklı olmaları nedeniyle, bunların türevlerinden hareketle elde edilen küçük işaret modeli bağıntıları da farklılık gösterir. Buna göre doyma bölgesi için 9.14 I D = I on exp( κqVGS / kT ) (9.33) bağıntısından hareketle bir MOS tranzistorun eğimi gm = ⎛ κqVGS ⎞ ∂I D κq ⎟ = I on .exp⎜ ⎝ kT ⎠ ∂VGS kT gm = κq . I D kT (9.34) olur. Bağıntıdan fark edilebileceği gibi, eşikaltı çalışmada tranzistorun eğimi ile akım arasında lineer bir ilişki bulunmaktadır. Bu açıdan bakıldığında, eşikaltında çalışan MOS tranzistorun eğiminin bipolar tranzistorun eğimine benzer biçimde ifade edildiği söylenebilir. (9.33) bağıntısı birincil olaylari içeren, yani MOS tranzistorun temel davranışını modelleyen bir bağıntıdır. Bu nedenle, savak akımının savak-kaynak gerilimine bağımlılığı temsil edilmemektedir. Kuvvetli evirtim modelinde olduğu gibi, bu bağıntıya da kanal boyu modülasyonu terimi katılabilir. Böylece savak akımı bağıntısı I D = I on .( 1 + λ.V DS ).exp( κqVGS / kT ) (9.35) olur. Buradan hareketle zayıf evirtimdeki (eşikaltı çalışmadaki) çıkış direnci hesaplanırsa ro = 1 λ. I D (9.36) olur. Eğim bağıntısında olduğu gibi, elemanın çıkış direnci de tranzistorun (W/L) oranından bağımsız kalır. Ancak, eşikaltı çalışma bölgesi için belirlenecek λ kanal boyu modülasyonu parametresinin kuvvetli evirtim için bulunacak olan parametre değerine göre önemli derecede farklılık gösterebileceğini belirtmekte yarar vardır. kuvvetlendiricinin kazanç-band genişliği çarpımı da GBW = κ. I D1 kT C q (9.38) 9.15 +VDD T3 T4 IK T6 C T1 T2 VO T5 T8 T7 -VSS Şekil-9.11. İki kazanç katlı basit işlemsel kuvvetlendirici yapısı. olur. (9.37) ve (9.38) bağıntıları incelenecek olursa, işlemsel kuvvetlendiricinin kazancının çalışma akımlarından bağımsız olduğu, buna karşılık kazanç-band genişliği çarpımının ilk katın tranzistorlarının ID1 çalışma akımına bağımlı olduğu kolayca gözlenebilir. Kuvvetlendiricinin yükselme eğimi hesaplanırsa YE = ⎛ kT ⎞ I D5 I = 2 D1 = 2GBW⎜ ⎟ C C ⎝ κ1 . q ⎠ (9.39) elde edilir. Eşikaltında çalıştırılan diğer bir işlemsel kuvvetlendirici yapısı Şekil9.12’de gösterilmiştir. Bu devrede ilk katın gerilim kazancı KVO = g m2 g m4 (9.40) olur. (9.40) bağıntısı eleman parametreleri cinsinden yazılırsa kT q = ≈1 kT I D 4 . κ4 q I D 2 . κ2 KVO (9.41) 9.16 +VDD T8 T3 T4 T1 T2 T9 T6 T7 T5 VB -VSS Şekil-9.12. Eşikaltı iletimde çalışan puşpul çıkışlı işlemsel kuvvetlendirici. elde edilir. Görüldüğü gibi, ilk kat yardımıyla herhangi bir gerilim kazancı sağlanması olanağı bulunmamaktadır. İkinci katın ise oldukça yüksek bir kazanç sağlayacağı söylenebilir. Eşikaltı bölgesinde çalışan puşpul çıkışlı bir işlemsel kuvvetlendirici yapısı olan bu devrede, yapının toplam kazancı T3-T8, T4-T6 ve T9-T7 tranzistor çiftlerinin birer akım aynası oldukları gözönüne alınarak hesaplanabilir. Bu yapılırsa KVO ⎛ S6 ⎞ g m1⎜ ⎟ ⎝ S4 ⎠ = g ds6 + g ds7 KVO = ⎛ S6 ⎞ ⎜ ⎟. κ1 ⎝ S4 ⎠ ⎛ kT ⎞ ⎜ ⎟ .( λ 6 + λ 7 ) ⎝ q ⎠ (9.42) (9.43) elde edilir. Bu tür yapılarla oda sıcaklığında ve tipik tranzistor boyutları için 60dB mertebesinde gerilim kazancı elde etmek mümkündür. Devrenin kazançband genişliği çarpımı ⎛ S6 ⎞ g m1 .⎜ ⎟ ⎝ S 4 ⎠ g m1 . B = GBW = C C (9.44) 9.17 olur. bağıntıda yer alan B katsayısı T6 ve T4 tranzistorlarının boyut oranlarının oranıdır. Bu yapı ilkesini kullanarak daha yüksek açık çevrim kazancı değerlerine ulaşmak mümkündür. Bunun için iki farklı yol izlenebilir. Bunlardan birincisi, T3 ve T4 tranzistorlarından akan akımların bir kısmını başka tranzistorlardan akıtarak bu tranzistorların eğimlerini düşürmek ve bununla ilk katın kazancını arttırmaktır. Bu yönteme karşı düşen devre yapısı Şekil-9.13’de verilmiştir. Ancak, söz konusu yöntemle kazanç değerinde elde edilebilecek artma miktarı sınırlıdır. Kazancı yükseltmenin ikinci yolu ise, Şekil-9.14’da gösterilen biçimde devrenin çıkış katını kaskod devre biçiminde kurmaktır. Devrenin kazancı hesaplanacak olursa K VO = κn ⎛ kT ⎞ ⎜⎜ ⎟⎟ ⎝ q ⎠ 2 ⎛ λ p 2 λn 2 ⎞ ⎟ .⎜ + ⎟ ⎜ κp κ n ⎠ ⎝ (9.45) elde edilir. Bu tür bir kuvvetlendirici ile 100dB’e varan kazanç değerleri elde edilebilir. Buraya kadar ele alınan işlemsel kuvvetlendirici yapıları, düşük kutuplama akımları nedeniyle, yüksek değerli çıkış akımı veremeyen devrelerdir. Düşük güç tüketimi gerektiren, ancak yüksek değerli çıkış akımına da gereksinme gösteren uygulamalar için dinamik kutuplamalı işlemsel kuvvetlendirici yapıları geliştirilmiştir. Bu tür yapıların temel ilkesi, girişe fark gerilimi uygulandığında giriş katının kutuplama akımının arttırılması fikrine dayanmaktadır. Dinamik kutuplamalı bir işlemsel kuvvetlendirici devresi Şekil9.15’de gösterilmiştir. Şekil-9.15’deki devrede T11-T14 tranzistorlarının T3 ve T4 tranzistorlarına eşit oldukları ve T15, T16, T17, T20, T21 ve T22 tranzistorlarının birbirine eş oldukları varsayılsın. T17, T18, T19 ve T20 tranzistorlarının boyutları arasında da 9.18 T11 T3 T12 T10 T4 +VDD T8 T6 T1 T2 T9 T7 T13 VB T5 -VSS Şekil-9.13. Kazancı iyileştirilmiş işlemsel kuvvetlendirici yapısı. +VDD T8 T3 T1 T4 T2 T6 VB1 VB2 T9 T10 T11 CC T7 +VB T5 -VSS Şekil-9.14. Çıkış katının kaskod devre biçiminde kurulması. ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ = A.⎜ ⎟ ⎝ L ⎠18 ⎝ L ⎠17 (9.46) ⎛W ⎞ ⎛W ⎞ ⎜ ⎟ = A.⎜ ⎟ ⎝ L ⎠19 ⎝ L ⎠ 20 (9.47) 9.19 ilişkisinin bulunduğu kabul edilsin. Devrenin girişine herhangi bir fark işareti uygulanmıyorsa, I1 ve I2 akımları eşit olur. Bu nedenle, T16 tranzistorundan akan akım T13 tarafından sağlanan akıma eşittir. Bunun bir sonucu olarak T17 ve T18 tranzistorlarından, benzer şekilde T19 tranzistorundan akım akmaz. I1 ve I2 akımlarının dengesini bozacak bir fark giriş gerilimi uygulandığında, fark kuvvetlendiricisinin kutuplama akımı A i1 − i2 kadar artar; böylece çıkıştan alınabilecek akım IO ⎛κ V ⎞ I 10 exp⎜ n IN ⎟ ⎝ kT / q ⎠ = B. ⎛κ V ⎞ ( A + 1 ) − ( A − 1 ).exp⎜ n IN ⎟ ⎝ kT / q ⎠ (9.48) olur. Bu bağıntıda B büyüklüğü T5 ve T4 tranzistorlarının boyut oranlarının oranını göstermektedir. +VDD T12 T4 T3 T14 T13 T5 I10 T8 T11 T2 T1 - + +VO T6 T7 T21 T15 T16 T17 T18 T9 T10 T19 T20 T22 Şekil-9.15. Dinamik olarak kutuplanmış işlemsel kuvvetlendirici. -VSS 9.20 KAYNAKLAR [1] [2] [3] [4] [5] [6] [7] [8] [9] [10] P. Antognetti, D. Caviglia, E. Profumo, CAD model for threshold and subthreshold conduction in MOSFETs, IEEE J. Solid State Circuits, Vol. Sc-17, pp 454-458, 1982. B.J. Sheu, D.L. Scharfeter, P.-K. Koand M.-Ch. Jeng, BSIM: Berkeley shortchannel IGFET model for MOS transistors, IEEE Journal of Solid-State Circuits, Vol. SC-22, 4, pp 558-564, 1987. M.D.Godfrey, Device modeling for subthreshold circuits, IEEE Transactions on Circuits and Systems, Vol.39, 8, pp 532-539, 1992. C. Mead, Analog VLSI and Neural Systems, Addison-Wesley Comp., 1989. H. Öztürk, Eşikaltında çalışan CMOS OTA-C süzgeç tasarımı ve tıp elektroniği alanına uygulanması, Yüksek Lisans Tezi, İTÜ Fen Bilimleri Enstitüsü, 1994. P.E. Allen and D.R. Holberg, CMOS analog circuit design, Holt, Rinehart and Winston Inc., New York, 1987. H. Kuntman, Analog tümdevre tasarımı, Sistem yayınları, İstanbul, 1992. H. Kuntman, Analog MOS tümdevre tasarımı (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), Uygulamaya özgü tümdevre teknolojileri yaz okulu notları, İstanbul,1993. H. Kuntman, İleri analog tümdevre tasarımı: Analog devreler (Endüstri Semineri Notu), İTÜ İleri Elektronik Teknolojileri Araştırma Geliştirme Vakfı (ETA), İstanbul,1994. H.Öztürk, H.Kuntman, M.Korürek, E.Yazgan, EEG işareti (α, β, θ ve δ bandı) süzgeçlerinin eşikaltında çalışan CMOS OTA-C süzgeçleri ile tasarımı, Biyomut 94, Biyomedikal Mühendisliği Ulusal Toplantısı Bildiriler Kitabı,16-19, Boğaziçi Üniversitesi 17-18 Ekim 1994.
